JPS589354A - 半導体装置 - Google Patents
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- JPS589354A JPS589354A JP56106514A JP10651481A JPS589354A JP S589354 A JPS589354 A JP S589354A JP 56106514 A JP56106514 A JP 56106514A JP 10651481 A JP10651481 A JP 10651481A JP S589354 A JPS589354 A JP S589354A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
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- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、詳しくは高耐圧パイ−−２
トランジスタと高速性の半導体素子を共存し得る改嵐し
死生導体基体を備えた半導体装置に係る。
トランジスタと高速性の半導体素子を共存し得る改嵐し
死生導体基体を備えた半導体装置に係る。
半導体集積回路においては、高耐圧と高速性の半導体素
子を共存させる技術が必要とされながら、共に相反する
要求があるため実現が困難であり九。
子を共存させる技術が必要とされながら、共に相反する
要求があるため実現が困難であり九。
このようなことから、第１図に示す構造の半導体基体を
用いて半導体集積回路を構成することが、従来性なわれ
ている。すなわち、第１図中の１はｐ−１１１シリコン
基板であル、この基板１上には鳳−麗のシリコンエピタ
キシャル層２が形成されている。ｔた、前記基板１とシ
リコンエピタキシャル層２の界面にはｎ＋埋込み層３１
。
用いて半導体集積回路を構成することが、従来性なわれ
ている。すなわち、第１図中の１はｐ−１１１シリコン
基板であル、この基板１上には鳳−麗のシリコンエピタ
キシャル層２が形成されている。ｔた、前記基板１とシ
リコンエピタキシャル層２の界面にはｎ＋埋込み層３１
。
Ｊｌが選択的に設けられている。そして、一方のｎ＋埋
込み層３１に対向するシリコンエピタキシャル層２表層
をエツチングして凹部４を設けている。なお、こうした
半導体基体においては、表面から置込み層３重までの深
さが浅いエピタキシャル層部分２１に高速性の半導体素
子を、表面から堀込み層３３までの深さが深いエピタキ
シャル層部分２禽に高耐圧の半導体素子を、形成する・
しかしながら、かかる構造の半導体基体に番りては、シ
リコンエピタキシャル層２表面に凹部４が設けられ、平
坦性に欠くため半導体集積回路の微細加工工程において
不都合さを生じる。
込み層３１に対向するシリコンエピタキシャル層２表層
をエツチングして凹部４を設けている。なお、こうした
半導体基体においては、表面から置込み層３重までの深
さが浅いエピタキシャル層部分２１に高速性の半導体素
子を、表面から堀込み層３３までの深さが深いエピタキ
シャル層部分２禽に高耐圧の半導体素子を、形成する・
しかしながら、かかる構造の半導体基体に番りては、シ
リコンエピタキシャル層２表面に凹部４が設けられ、平
坦性に欠くため半導体集積回路の微細加工工程において
不都合さを生じる。
別の半導体基体としては、従来、第２図に示す構造のも
のが知られている。すなわち、第２図中の１ｌｌａｐ−
１１１シリコン基板であ〕、この基板１１上に紘第１
Ｏｎ″″臘シリコンエピタキシャル層１２が被覆されて
いる。また、前記基板１１とｎ−３１１シリ；ンエピタ
キシダル層１２の界面には第１の１１場込み層１３１，
１３１が選択的に設けられている。そして、前記エピタ
キシャル層１２上にｌＩ２のｍ″″雛シリコンエピタキ
シャル層１４が被覆され、かつ前記１１＋塩込み層の一
方１３Ｂに対向する第１、第２の王ビタキシャル層１：
Ｉ、１４の界面部分には第２ Ｑ ｎ＋埋込み層１５が
設けられている。なお、ζうし死生導体基体においては
、第２のｎ＋城込み層１５止に位置する第２の７リコン
エビタキシヤに層１４部分に高速性の半導体素子を、第
１のｎ＋埋込み層１３、上の第１、第２のシリコンエピ
タキシャル層１２．１４部分に高耐圧の半導体素子を、
形成する。しかしながら、かかる半導体基体から電気的
な分離が必要な半導体集積回路を製造する場合、二層の
深いシリコンエピタキシャル層１ｊ１．１４に拡散によ
るｐ＋型のアイソレージ、ン領域（或いは酸化膜等によ
る誘電体分離領域）を形成する必要がある。その結果、
長時間の熱ａｌｌ工１において、堀込み層Ｉ Ｊｌ
ｅ１３Ｂ＋ＪＪＯ参み出しが激しく、高耐圧半導体素子
の耐圧コント四−ル、高速性半導体素子の高速特性コン
トロールが非常に難しくなる。特に、高耐圧を確保する
ために、エピタキシャル層の厚さを増加させなければな
らないが、そうなると更に深いｐ＋盤のフイソレーシ、
ン領域が必要となシ、耐圧コントロールがよ〕困難とな
る。なお、このような問題点は前述した第１図図示の半
導体基体でも同様である・ 本発明は上記事情に鑑みなされたもので、表面が平坦で
、コントロール性よく高耐圧の／４イＩ−ツ素子及び高
速性の半導体素子を形成し得る半導体基体を備えた半導
体装置を提供しようとするものである。
のが知られている。すなわち、第２図中の１ｌｌａｐ−
１１１シリコン基板であ〕、この基板１１上に紘第１
Ｏｎ″″臘シリコンエピタキシャル層１２が被覆されて
いる。また、前記基板１１とｎ−３１１シリ；ンエピタ
キシダル層１２の界面には第１の１１場込み層１３１，
１３１が選択的に設けられている。そして、前記エピタ
キシャル層１２上にｌＩ２のｍ″″雛シリコンエピタキ
シャル層１４が被覆され、かつ前記１１＋塩込み層の一
方１３Ｂに対向する第１、第２の王ビタキシャル層１：
Ｉ、１４の界面部分には第２ Ｑ ｎ＋埋込み層１５が
設けられている。なお、ζうし死生導体基体においては
、第２のｎ＋城込み層１５止に位置する第２の７リコン
エビタキシヤに層１４部分に高速性の半導体素子を、第
１のｎ＋埋込み層１３、上の第１、第２のシリコンエピ
タキシャル層１２．１４部分に高耐圧の半導体素子を、
形成する。しかしながら、かかる半導体基体から電気的
な分離が必要な半導体集積回路を製造する場合、二層の
深いシリコンエピタキシャル層１ｊ１．１４に拡散によ
るｐ＋型のアイソレージ、ン領域（或いは酸化膜等によ
る誘電体分離領域）を形成する必要がある。その結果、
長時間の熱ａｌｌ工１において、堀込み層Ｉ Ｊｌ
ｅ１３Ｂ＋ＪＪＯ参み出しが激しく、高耐圧半導体素子
の耐圧コント四−ル、高速性半導体素子の高速特性コン
トロールが非常に難しくなる。特に、高耐圧を確保する
ために、エピタキシャル層の厚さを増加させなければな
らないが、そうなると更に深いｐ＋盤のフイソレーシ、
ン領域が必要となシ、耐圧コントロールがよ〕困難とな
る。なお、このような問題点は前述した第１図図示の半
導体基体でも同様である・ 本発明は上記事情に鑑みなされたもので、表面が平坦で
、コントロール性よく高耐圧の／４イＩ−ツ素子及び高
速性の半導体素子を形成し得る半導体基体を備えた半導
体装置を提供しようとするものである。
以下１本発明の一実施例を第３図（、）〜（１）の製造
方法を併記して詳細に説明する。
方法を併記して詳細に説明する。
０）１ず、第３図（ａ）に示す如＜ ｐ’″臘シリコン
基板１０１０主面上に熱酸化処理によ〕熱酸化＊ｉｏｘ
を形成し、更に該熱酸化膜１０２を選択的にエツチング
除去して３つの開孔部１ｏ３１〜１０３％を設けた後、
高温炉中にてｓｂｆムｌなどＯｍ朦不純物を各開孔部１
０３１〜１０３ｍから露出した基板１０１部分にシート
抵抗が５〜５０Ω／口と十分低くなるまで拡散して１に
＋盤の拡散層１０４１〜１０．４ｇを形成した。つづい
て、熱酸化膜１０２を全て除去した後、基板１０１と同
導電型で比抵抗も１Ω・譚以上の低濃度のｐ−臘シリー
ンエピタキシャル層１０５ヲ３１ｈＩｎ以上の厚さで成
長させた（第３図伽）図示）。この時、ｎ”ｍの拡散層
１０４１〜１０４ｍがエピタキシャル成長中の熱によシ
ｐ′″製シリコンエ♂タキシャル層１０５４Ｃオートド
ーピング現象を起こし滲み出して基板１０１とエピタキ
シャル層１０５の界面付近に第１の！＆＋臘込み層１０
６１〜１０ｆが選択的に形成された。
基板１０１０主面上に熱酸化処理によ〕熱酸化＊ｉｏｘ
を形成し、更に該熱酸化膜１０２を選択的にエツチング
除去して３つの開孔部１ｏ３１〜１０３％を設けた後、
高温炉中にてｓｂｆムｌなどＯｍ朦不純物を各開孔部１
０３１〜１０３ｍから露出した基板１０１部分にシート
抵抗が５〜５０Ω／口と十分低くなるまで拡散して１に
＋盤の拡散層１０４１〜１０．４ｇを形成した。つづい
て、熱酸化膜１０２を全て除去した後、基板１０１と同
導電型で比抵抗も１Ω・譚以上の低濃度のｐ−臘シリー
ンエピタキシャル層１０５ヲ３１ｈＩｎ以上の厚さで成
長させた（第３図伽）図示）。この時、ｎ”ｍの拡散層
１０４１〜１０４ｍがエピタキシャル成長中の熱によシ
ｐ′″製シリコンエ♂タキシャル層１０５４Ｃオートド
ーピング現象を起こし滲み出して基板１０１とエピタキ
シャル層１０５の界面付近に第１の！＆＋臘込み層１０
６１〜１０ｆが選択的に形成された。
〔１１〕次いで、熱酸化処理を施してｐ−Ｉｔのエピタ
キシャル層１０５表面に厚さ約１ｏｏｏ１の熱酸化膜１
０Ｆを成長させ、更に全面に７オトレゾスト膜１０８を
形成した後、４真蝕刻法によシ第１のｍ”ｍ込み層１０
６１に対応するレジスト膜１０８に開口窓１０９會形成
した。ひきつづき、該レノスト膜１０８をマスクとして
ｎｆｉ不純物で拡散係数の大きいりンを加速電圧１６０
〜２２０ ｋ＠Ｖ 、 ドーズ量５Ｘ１０’レ−２の
条件で開口窓１０９の熱酸化膜１０１を通してイオン注
入し、リンイオン注入層１ ｘ ｏｔｐ″″鳳シリコン
エピタキシャル層１０５に選択的に形成した（第３図（
、）図示）。つづいて、フォトレジスト膜１０８を除去
し、再度、フォトレゾスト膜１０８′を全面に形成した
後、写真蝕刻法によシ第１のｎ＋壌込み層１０６凰〜１
０６畠等の関の一５Ｖｃ対応するレジスト膜１０８′に
開口窓Ｊ ＃ ＃′、〜Ｊ ０９’４を形成した。ひき
つづき、該レジスト膜１０８′をマスクとしてｐｍ不純
物である一ロンを加速電圧２００に＠Ｖ１ ドーズ量５
〜７ Ｘ １０”１５１１２（Ｄ条件テｒＡ 口窓ｘｏ
９（〜ｔｏｙ’４から露出した熱酸化膜１０１を通して
イオン注入し、？ロンイオン注入層１１０’ｇ〜１１０
’４を選択的に形成した（第３図（ｄ）図示）。
キシャル層１０５表面に厚さ約１ｏｏｏ１の熱酸化膜１
０Ｆを成長させ、更に全面に７オトレゾスト膜１０８を
形成した後、４真蝕刻法によシ第１のｍ”ｍ込み層１０
６１に対応するレジスト膜１０８に開口窓１０９會形成
した。ひきつづき、該レノスト膜１０８をマスクとして
ｎｆｉ不純物で拡散係数の大きいりンを加速電圧１６０
〜２２０ ｋ＠Ｖ 、 ドーズ量５Ｘ１０’レ−２の
条件で開口窓１０９の熱酸化膜１０１を通してイオン注
入し、リンイオン注入層１ ｘ ｏｔｐ″″鳳シリコン
エピタキシャル層１０５に選択的に形成した（第３図（
、）図示）。つづいて、フォトレジスト膜１０８を除去
し、再度、フォトレゾスト膜１０８′を全面に形成した
後、写真蝕刻法によシ第１のｎ＋壌込み層１０６凰〜１
０６畠等の関の一５Ｖｃ対応するレジスト膜１０８′に
開口窓Ｊ ＃ ＃′、〜Ｊ ０９’４を形成した。ひき
つづき、該レジスト膜１０８′をマスクとしてｐｍ不純
物である一ロンを加速電圧２００に＠Ｖ１ ドーズ量５
〜７ Ｘ １０”１５１１２（Ｄ条件テｒＡ 口窓ｘｏ
９（〜ｔｏｙ’４から露出した熱酸化膜１０１を通して
イオン注入し、？ロンイオン注入層１１０’ｇ〜１１０
’４を選択的に形成した（第３図（ｄ）図示）。
−〕次いで１フオトレノスト膜１０８′を除去した後、
熱酸化膜１０７上に厚さ約ｌ＃ＩＩのＣＶＤ−８１０、
属１１１を堆積した（第３図（・）図示）、つづいて、
ＣＶＤ−１１１０２Ｊ［Ｊ １１及び熱酸化膜１０７を
選択的にエツチング除去して前記第１ Ｏｎ＋聾埋込み
層１０６ｇの一部に対応する部分に拡散窓１１２１會、
前記ｎｉｌ込み層１０６１，１０６Ｈの直上部分に拡散
ｆｌｌｘｚｚ！ 、ｘｘｘｓを、夫々開孔した。その後
、高温炉中にてｓｂやム一などの１ｍ不純物を拡散窓１
１２１〜１１２富から露出したｐ″″鳳シリコンエピタ
キシャル層１０５部分にシート抵抗が５〜５０Ω／口と
十分低くなるまで拡散して第１のｎ＋埋込み層１０６１
に達するｍ＋瓜拡散層１１３１及び他の第１の？埋込み
層１０ｇ、、１０６．に夫々達する広い面積の！＆＋臘
拡散拡散層１１３ｍｍ１１Ｂ鄭々形成した（第３図（ｆ
）図示）。この熱拡散工程において、エピタキシャル層
１０１５のリンイオン注入層１１０が拡散されて、第１
のｎ＋埋込み層１０６１直上の同エピタキシャル層１０
５部分にｎ″″戯不純物領域１１４が形成された。また
、エピタキシャル層１０１５のがｐンイオン注入層１１
０’ｌ、１１０’諺が拡散されて、第１の亀＋埋込み層
１０６１〜１０６ｓの間及び襲埋込み層１０６にの右端
、□ｎ埋込み層１０６３の左端に位置するエピタキシャ
ル層１ｏｔｔから基板１０１に亘る部分にｐ＋戯不純物
領域１１５１〜１１５４が形成された（同第３図（ｆ）
図示）。
熱酸化膜１０７上に厚さ約ｌ＃ＩＩのＣＶＤ−８１０、
属１１１を堆積した（第３図（・）図示）、つづいて、
ＣＶＤ−１１１０２Ｊ［Ｊ １１及び熱酸化膜１０７を
選択的にエツチング除去して前記第１ Ｏｎ＋聾埋込み
層１０６ｇの一部に対応する部分に拡散窓１１２１會、
前記ｎｉｌ込み層１０６１，１０６Ｈの直上部分に拡散
ｆｌｌｘｚｚ！ 、ｘｘｘｓを、夫々開孔した。その後
、高温炉中にてｓｂやム一などの１ｍ不純物を拡散窓１
１２１〜１１２富から露出したｐ″″鳳シリコンエピタ
キシャル層１０５部分にシート抵抗が５〜５０Ω／口と
十分低くなるまで拡散して第１のｎ＋埋込み層１０６１
に達するｍ＋瓜拡散層１１３１及び他の第１の？埋込み
層１０ｇ、、１０６．に夫々達する広い面積の！＆＋臘
拡散拡散層１１３ｍｍ１１Ｂ鄭々形成した（第３図（ｆ
）図示）。この熱拡散工程において、エピタキシャル層
１０１５のリンイオン注入層１１０が拡散されて、第１
のｎ＋埋込み層１０６１直上の同エピタキシャル層１０
５部分にｎ″″戯不純物領域１１４が形成された。また
、エピタキシャル層１０１５のがｐンイオン注入層１１
０’ｌ、１１０’諺が拡散されて、第１の亀＋埋込み層
１０６１〜１０６ｓの間及び襲埋込み層１０６にの右端
、□ｎ埋込み層１０６３の左端に位置するエピタキシャ
ル層１ｏｔｔから基板１０１に亘る部分にｐ＋戯不純物
領域１１５１〜１１５４が形成された（同第３図（ｆ）
図示）。
Ｇｖ）次１／に−ｔ’、ＣＶＤ −ａｉｏ、ｇｚ Ｊ
Ｊ 及ヒ１ｌｉｌ化ｒａｚｏｒを全て除去した後、ｐ″
″厘シリコンエピタキシャル層１０１ｉ上に該エピタキ
シャル層１０ｇと送導Ｋｍ テ’ａ度カ１０１４〜１０
ｃｍＯｈ−＠シリコンエピタキシャル層１１１１ヲ
１μｍ以上で成長させた（第３図−）図示）。この時、
ｍ ２！１拡散層ＪＪＪＩ 、１１Ｂ、、１１３ｇがエ
ピタキシャル成長中の熱によシｎ″″臘シリコンエピタ
キシャル層１１６にオートドーピング現象を起こし、滲
み出してｍ−履不純物領域１１４内に第１のｍ＋埋込み
層１０匂に違するｔ拡散領域１１１が形成されると共に
、ｐ″″鳳とｎ″″臘のシリコンエピタキシャル層１６
５、Ａｌｌの界面付近に前記第１の１１＋堀込み層１０
（ｉ諺ａ Ｊ ０６ｓ とつながる第２のｎ＋堀込み
層１１８＠、１１８．が形成されえ、また、ｐ＋鳳不純
物領域：１ｊ１〜１１５４ もｎ″″屋シリコンエピタ
キシャル層１１６にオートドービンダした。
Ｊ 及ヒ１ｌｉｌ化ｒａｚｏｒを全て除去した後、ｐ″
″厘シリコンエピタキシャル層１０１ｉ上に該エピタキ
シャル層１０ｇと送導Ｋｍ テ’ａ度カ１０１４〜１０
ｃｍＯｈ−＠シリコンエピタキシャル層１１１１ヲ
１μｍ以上で成長させた（第３図−）図示）。この時、
ｍ ２！１拡散層ＪＪＪＩ 、１１Ｂ、、１１３ｇがエ
ピタキシャル成長中の熱によシｎ″″臘シリコンエピタ
キシャル層１１６にオートドーピング現象を起こし、滲
み出してｍ−履不純物領域１１４内に第１のｍ＋埋込み
層１０匂に違するｔ拡散領域１１１が形成されると共に
、ｐ″″鳳とｎ″″臘のシリコンエピタキシャル層１６
５、Ａｌｌの界面付近に前記第１の１１＋堀込み層１０
（ｉ諺ａ Ｊ ０６ｓ とつながる第２のｎ＋堀込み
層１１８＠、１１８．が形成されえ、また、ｐ＋鳳不純
物領域：１ｊ１〜１１５４ もｎ″″屋シリコンエピタ
キシャル層１１６にオートドービンダした。
〔■〕 次いで、ＩＩ″″屋シリコンエピタキシャル層
Ｊ Ｊ ｇｉＣｐＨ不純物を選択拡散して賦エピタキシ
ャル層１１６を電気的に分離する前記ｐ”ｍ７Ｆ＝純物
領域１１５１〜１１６４．に夫々つながるｐ＋誠のフイ
ソレーシ、ン領域１１９１〜１１９４を形成し、高耐圧
パイｆ！−９トランジスタ、高速パイＩ−ラトランノス
タ、ＩＬの素子形成領域Ｊ Ｊ ６ｔｌ 、 Ｊ １
６ｓ、 Ｊ １ ｇ、を分離した。
Ｊ Ｊ ｇｉＣｐＨ不純物を選択拡散して賦エピタキシ
ャル層１１６を電気的に分離する前記ｐ”ｍ７Ｆ＝純物
領域１１５１〜１１６４．に夫々つながるｐ＋誠のフイ
ソレーシ、ン領域１１９１〜１１９４を形成し、高耐圧
パイｆ！−９トランジスタ、高速パイＩ−ラトランノス
タ、ＩＬの素子形成領域Ｊ Ｊ ６ｔｌ 、 Ｊ １
６ｓ、 Ｊ １ ｇ、を分離した。
つづいて、リン或いは砒素もしくはリンと砒素の混合物
をｎ−型シリコンエピタキシャル層の各素子形成領域１
１６１〜１１６ｓに選択的に拡散して１ｓ１のｎ札埋込
み層１０６１ をｎ＋拡散領域１１１を介して同エピタ
キシャル層１１６９面に取出すためのｄ＠＠ｐ ｎ＋層
１２０、及び第２のｎ−理込み層１１１１ｅｌｌ１２
ｔ−同エピタキシャル層１１６９面に取出すためのｄ・
す１層１２１．１２２を夫々形成した（第３図（ｋ）図
示）。
をｎ−型シリコンエピタキシャル層の各素子形成領域１
１６１〜１１６ｓに選択的に拡散して１ｓ１のｎ札埋込
み層１０６１ をｎ＋拡散領域１１１を介して同エピタ
キシャル層１１６９面に取出すためのｄ＠＠ｐ ｎ＋層
１２０、及び第２のｎ−理込み層１１１１ｅｌｌ１２
ｔ−同エピタキシャル層１１６９面に取出すためのｄ・
す１層１２１．１２２を夫々形成した（第３図（ｋ）図
示）。
なお、第２のｎ埋込み層１１８３に接続するｄ・り一層
１２２は該埋込み層１１８寓上の素子形成領域１１６ｓ
を囲むように形成されている。
１２２は該埋込み層１１８寓上の素子形成領域１１６ｓ
を囲むように形成されている。
００次いで、各素子形成領域１１６１．１１６ｓにｐ型
不純物であるメロンを選択的にイオン注入し、拡散して
高耐圧バイポーラ形成領域に抵抗が１２０〜２００Ωの
深いｐ盤ペース領域１２３を、Ｉ２Ｌ形成領域に同濃度
でｎ＋埋込み層１１８３に達するｐ型のインゾェクタ１
２４、ｐ型の外部ペース領域１２５を形成した。つづい
て、＾速ハイ／−２形成領域１１６ｓにメロンを選択的
にイオン仕入し、拡散して抵抗が１２０〜２００Ωの浅
く、環状のｐｌｉ外部ペース領域１２６を形成した。更
に、高速バイポーラ形成識域１１６麿の外部ベース領域
１２６間のｍ−ｆｉのエピタキシャル層１１ｃ部分及び
Ｉ２Ｌ形成領域１１６ｓの外部ベース領域１２６間のｌ
″″塵のエピタキシャル層１１６ｓ分を少なくとも含む
領域にＩロンを選択的にイオン注入し、活性化して領域
１１６ｓにシート抵抗が３００Ω〜１ｋＪ）のｐ−ｍｌ
内部ペース領域１２１．１２Ｌの形成領域１１１ｍにシ
ート抵抗１〜３にΩのｐ−型の内部ペース狽域１２８を
形成した（８３図（魚）図示）。なお、このペース形成
工程において、イオン注入、活性化処理に代りてメロン
を含む絶縁膜（例えば１８Ｇ膜等）を拡散源として熱拡
散してもよい、こうしたベース領域の抵抗値はト２ンノ
スタの動作特性にょ〕自由に変更し得る。
不純物であるメロンを選択的にイオン注入し、拡散して
高耐圧バイポーラ形成領域に抵抗が１２０〜２００Ωの
深いｐ盤ペース領域１２３を、Ｉ２Ｌ形成領域に同濃度
でｎ＋埋込み層１１８３に達するｐ型のインゾェクタ１
２４、ｐ型の外部ペース領域１２５を形成した。つづい
て、＾速ハイ／−２形成領域１１６ｓにメロンを選択的
にイオン仕入し、拡散して抵抗が１２０〜２００Ωの浅
く、環状のｐｌｉ外部ペース領域１２６を形成した。更
に、高速バイポーラ形成識域１１６麿の外部ベース領域
１２６間のｍ−ｆｉのエピタキシャル層１１ｃ部分及び
Ｉ２Ｌ形成領域１１６ｓの外部ベース領域１２６間のｌ
″″塵のエピタキシャル層１１６ｓ分を少なくとも含む
領域にＩロンを選択的にイオン注入し、活性化して領域
１１６ｓにシート抵抗が３００Ω〜１ｋＪ）のｐ−ｍｌ
内部ペース領域１２１．１２Ｌの形成領域１１１ｍにシ
ート抵抗１〜３にΩのｐ−型の内部ペース狽域１２８を
形成した（８３図（魚）図示）。なお、このペース形成
工程において、イオン注入、活性化処理に代りてメロン
を含む絶縁膜（例えば１８Ｇ膜等）を拡散源として熱拡
散してもよい、こうしたベース領域の抵抗値はト２ンノ
スタの動作特性にょ〕自由に変更し得る。
［ｙ１０次いで、今までの工程で形成された絶縁膜１２
９ｆ：選択的にエッチング除去して、拡散窓とコンタク
トを兼ねる開孔部１３０五〜１３０６を形成した。ひき
つづき、全面にリンドーゾ多結晶シリコン膜１３１（或
いは砒素ドープ、リン砒素ドープの多結晶シリコン膜）
を堆積した後、熱処理を施した。この時、多結晶シリコ
ン膜１３１からリンが開孔部１３０ｇ 〜１３０゜を通
してエピタキシャル層１１６Ｉｉｌｌに拡散した。
９ｆ：選択的にエッチング除去して、拡散窓とコンタク
トを兼ねる開孔部１３０五〜１３０６を形成した。ひき
つづき、全面にリンドーゾ多結晶シリコン膜１３１（或
いは砒素ドープ、リン砒素ドープの多結晶シリコン膜）
を堆積した後、熱処理を施した。この時、多結晶シリコ
ン膜１３１からリンが開孔部１３０ｇ 〜１３０゜を通
してエピタキシャル層１１６Ｉｉｌｌに拡散した。
その結果、第３図（ｊ）に示す如く高耐圧バイポーラ形
成領域１１６１のベース領域１２３にｎ＋型のエミ、り
領域１３２、同領域１１６１のｄ・すｎ＋層１２０の表
層付近にｎ＋型のコレクタ取出し領域１３３が形成され
た。まえ高速パイポーラ形成領域１１６ｍにおいては、
ｐ″′型内部ベース領域１２１上或いは内部にｎ１七エ
ミツタ領域１３４が、ｄ・・ｐｎ一層２１の表層付近に
ｎ＋臘のコレクタ取出し領域１３５が形成され九、更に
、Ｉ２Ｌ形成領域１１６１においては、ｐ＝ ｍ内部ベ
ース領域１２８上にｎ”Ｗのコレクタ領域Ｉ Ｊ ６１
＃ １３１１ｉｎが形成された。
成領域１１６１のベース領域１２３にｎ＋型のエミ、り
領域１３２、同領域１１６１のｄ・すｎ＋層１２０の表
層付近にｎ＋型のコレクタ取出し領域１３３が形成され
た。まえ高速パイポーラ形成領域１１６ｍにおいては、
ｐ″′型内部ベース領域１２１上或いは内部にｎ１七エ
ミツタ領域１３４が、ｄ・・ｐｎ一層２１の表層付近に
ｎ＋臘のコレクタ取出し領域１３５が形成され九、更に
、Ｉ２Ｌ形成領域１１６１においては、ｐ＝ ｍ内部ベ
ース領域１２８上にｎ”Ｗのコレクタ領域Ｉ Ｊ ６１
＃ １３１１ｉｎが形成された。
（Ｖ［次いで、リント−！多結晶シリコン膜１３１を選
択的にエツチング除去して開孔部１ｓｏｚ〜Ｉ Ｊ Ｏ
＠を覆うように残存させた後・絶縁膜１２＃を選択的に
エツチング除去してコンタクトホール１３１に〜１３７
・を形成した。
択的にエツチング除去して開孔部１ｓｏｚ〜Ｉ Ｊ Ｏ
＠を覆うように残存させた後・絶縁膜１２＃を選択的に
エツチング除去してコンタクトホール１３１に〜１３７
・を形成した。
この場合、リンドーゾ多結晶シリコン属を先に）臂ター
ニングした後、熱処理を施してもよい。
ニングした後、熱処理を施してもよい。
ひきつづ龜、全面に金属膜、例えばムを膜を真空蒸着し
、Δターニングした。これによシ高耐圧バイＩ−ット２
ンジスタにおいては、ｍ”ｍ［エミ、り領域７５７とリ
ント−！多結晶シリコン膜１３１を介して接続したエミ
ッタ取出しムＬ配線１３８、ペースａｍｉｓｓとコンタ
クトホール１３７Ｋを介して接続し九ペース取出しムを
配置１７１１ Ｊ ９、ｍ”ａｌｌコレクタ取出し領域
１３３と多結晶シリコン膜１１１を介して接続し九コレ
クタ取出しムを配置１に１４０が形成された。ま九、高
速パイポーット２ンゾスタにおいては、鳳畿エミッタ領
域１３４と多結晶シリコｙ１ｇ１３１を介して接続し九
工ξツタ取出し紅配線ｚ４１、ｐａｌ外部ペース領域１
２６とコンタクトホールＪ ｓ ７８．、 ＠Ｑして接
続したベース取出しムを配Ｗ／Ａ１４２、ｎ＋型コレク
タ取出し領域１３５と多結晶シリコン碩１３１を介して
接続したコレクタ取出しムＬ配線１４３が形成された・
しかも、高耐圧バイポーラトランジスタと高速バイポー
ラトランジスタを分離するｐ＋型アイソレージ、ン領域
１１９１にはコンタクトホール１３１ｍを介してグラン
ド端子としてのムＬ配線１４４が形、成された。更に、
Ｉ２Ｌにおいては、ｄ・すｎ＋層１２２とコンタクトホ
ール１３１４を介して接続したグランドのＡｔ配線１４
５、ｎ＋温コレクタ領域１３６１．１３６意と多結晶シ
リコン膜１３１を介して接続した出力端子となるムを配
線１４６＠ 、１４６Ｂ、ｐ屋外部ペース領域１２５
とコンタクトホール１３５４を介して接続した入力端子
となるＡｔ配線１４ｒ１及びｐｍインジェクタ１２４と
コンタクトホール１３１・を介して接続したインジェク
タ取出しムＬ配線１４８が形成され九（第３図に）図示
）。
、Δターニングした。これによシ高耐圧バイＩ−ット２
ンジスタにおいては、ｍ”ｍ［エミ、り領域７５７とリ
ント−！多結晶シリコン膜１３１を介して接続したエミ
ッタ取出しムＬ配線１３８、ペースａｍｉｓｓとコンタ
クトホール１３７Ｋを介して接続し九ペース取出しムを
配置１７１１ Ｊ ９、ｍ”ａｌｌコレクタ取出し領域
１３３と多結晶シリコン膜１１１を介して接続し九コレ
クタ取出しムを配置１に１４０が形成された。ま九、高
速パイポーット２ンゾスタにおいては、鳳畿エミッタ領
域１３４と多結晶シリコｙ１ｇ１３１を介して接続し九
工ξツタ取出し紅配線ｚ４１、ｐａｌ外部ペース領域１
２６とコンタクトホールＪ ｓ ７８．、 ＠Ｑして接
続したベース取出しムを配Ｗ／Ａ１４２、ｎ＋型コレク
タ取出し領域１３５と多結晶シリコン碩１３１を介して
接続したコレクタ取出しムＬ配線１４３が形成された・
しかも、高耐圧バイポーラトランジスタと高速バイポー
ラトランジスタを分離するｐ＋型アイソレージ、ン領域
１１９１にはコンタクトホール１３１ｍを介してグラン
ド端子としてのムＬ配線１４４が形、成された。更に、
Ｉ２Ｌにおいては、ｄ・すｎ＋層１２２とコンタクトホ
ール１３１４を介して接続したグランドのＡｔ配線１４
５、ｎ＋温コレクタ領域１３６１．１３６意と多結晶シ
リコン膜１３１を介して接続した出力端子となるムを配
線１４６＠ 、１４６Ｂ、ｐ屋外部ペース領域１２５
とコンタクトホール１３５４を介して接続した入力端子
となるＡｔ配線１４ｒ１及びｐｍインジェクタ１２４と
コンタクトホール１３１・を介して接続したインジェク
タ取出しムＬ配線１４８が形成され九（第３図に）図示
）。
しかして、本発明の半導体装置は第３図−）、軸）に示
す如くｐ″″臘シリコン基板１０１とｐ″″渥シリコン
エピタキシャル層１０５からなる第１導′４臘半導体層
上に第２導電臘の半導体層であるｎ″″麺シリコンエピ
タキシャル層１１６が設けられ、かつ前記第１導電雛の
半導体層の表層一部（ｐ”Ｉｔシリコンエピタキシャル
層１０１５表層−Ｓ＞ＶＣＣ前記−臘シリコンエピタキ
シャル層１１６と同淡度もしくは低いｍ度Ｏｎ−減不純
物領域１１４を設けた構造の半導体基体を備えている。
す如くｐ″″臘シリコン基板１０１とｐ″″渥シリコン
エピタキシャル層１０５からなる第１導′４臘半導体層
上に第２導電臘の半導体層であるｎ″″麺シリコンエピ
タキシャル層１１６が設けられ、かつ前記第１導電雛の
半導体層の表層一部（ｐ”Ｉｔシリコンエピタキシャル
層１０１５表層−Ｓ＞ＶＣＣ前記−臘シリコンエピタキ
シャル層１１６と同淡度もしくは低いｍ度Ｏｎ−減不純
物領域１１４を設けた構造の半導体基体を備えている。
つｔシ、高耐圧パイポー２トランジスタが形成される累
子領域の一部がｐ″″墓シリコンエピタキシャル層１０
５に選択的に設けられたｎ″″型不純物領域１１４で構
成され、窪んだ形状をなす。
子領域の一部がｐ″″墓シリコンエピタキシャル層１０
５に選択的に設けられたｎ″″型不純物領域１１４で構
成され、窪んだ形状をなす。
このため、高耐圧バイポー２トランジスタ、高速バイポ
ーラトランジスタ及びＩＬを電気的に分−するためのＰ
＋渥アイソレージ、ン領域（第３図に）図示の１１９１
〜１１９４ ）はｎ″″瀝シリコンエピタキシャル層１
１＃の膜厚分だケ拡散することによ〕形成できるので、
第２図に示す従来構造の半導体基体を用いた場合に比べ
て、熱拡散工程を着しく短縮できる・したがりて、半導
体基体に埋設され九纂ｌｏｎ埋込み層１０６１〜１０６
ｓ及び第２のｎ＋埋込み層１１８凰 。
ーラトランジスタ及びＩＬを電気的に分−するためのＰ
＋渥アイソレージ、ン領域（第３図に）図示の１１９１
〜１１９４ ）はｎ″″瀝シリコンエピタキシャル層１
１＃の膜厚分だケ拡散することによ〕形成できるので、
第２図に示す従来構造の半導体基体を用いた場合に比べ
て、熱拡散工程を着しく短縮できる・したがりて、半導
体基体に埋設され九纂ｌｏｎ埋込み層１０６１〜１０６
ｓ及び第２のｎ＋埋込み層１１８凰 。
１１ｇ、からのオートドービ／グを抑制でき、良好に高
耐圧特性がコントロールされた高耐圧バイポーラトラン
ジスタ、並びに良好に高速曽性がコントロールされた高
速バイＩ−ラトランジスタ及びＩ２Ｌが共存した半導体
集積回路を得ることができる。しかも、熱拡散時の横方
向への拡散を抑制してｐｌけインレージ、ン領域の面積
増大を改善でき、ひいては高集積度の半導体集積回路を
得ることができる。
耐圧特性がコントロールされた高耐圧バイポーラトラン
ジスタ、並びに良好に高速曽性がコントロールされた高
速バイＩ−ラトランジスタ及びＩ２Ｌが共存した半導体
集積回路を得ることができる。しかも、熱拡散時の横方
向への拡散を抑制してｐｌけインレージ、ン領域の面積
増大を改善でき、ひいては高集積度の半導体集積回路を
得ることができる。
また、単にｐｌけイソレージ、ン領域１１９１〜１１９
４を設けてｎ″″型シリコンエピタキシャル層１１６を
分離した場合、島状のシリコンエピタキシャルＪｌｉ
（素子形成領域） Ｊ Ｊ ｅ、〜１１６ｓ同志とその
下のｐ″′盤シリコンエピタキシャル層１０Ｂとの間に
２チラル屋の寄生トランジスタが発生する。これに対し
、既述の如くｐ＋型アイソレージ、ン領域１１９１〜１
１９４とつながる第１導電臘の第４半尋体領域であるｐ
＋瀝不純物領域１１５凰〜１１５４を、ｐ−厘シリコン
エピタキシャル層１０５表面からｐ−型ンリコン基板１
０１上部に亘る部分に設けているため、前記２チラル減
の寄生トランジスタを有効に低減できる。
４を設けてｎ″″型シリコンエピタキシャル層１１６を
分離した場合、島状のシリコンエピタキシャルＪｌｉ
（素子形成領域） Ｊ Ｊ ｅ、〜１１６ｓ同志とその
下のｐ″′盤シリコンエピタキシャル層１０Ｂとの間に
２チラル屋の寄生トランジスタが発生する。これに対し
、既述の如くｐ＋型アイソレージ、ン領域１１９１〜１
１９４とつながる第１導電臘の第４半尋体領域であるｐ
＋瀝不純物領域１１５凰〜１１５４を、ｐ−厘シリコン
エピタキシャル層１０５表面からｐ−型ンリコン基板１
０１上部に亘る部分に設けているため、前記２チラル減
の寄生トランジスタを有効に低減できる。
更に１第２導電減の第３半導体領域である第２のｎＪａ
ｉ込み層１１１１１．１１８１の下に、これとつながる
１に１半導体領域としての第１ｎ＋埋込み層１０６＠、
１０６勝ｆ設けることによって、第２Ｏｎ＋壇込み層１
１８１．１１８ｍのシート抵抗を低減でき、この上にｎ
ｐｎパイポーシト２ンシ９スタを形成した際のコレクタ
抵抗の低減化がなされ、動作特性の向上化を図ることが
できる。但し、第２の？埋込み層１’１８１゜１１８倉
のみで十分にシート抵抗を低減で龜れば、こＯ下に第１
のｎｉｉ込争層Ｊ ０６．．１０６３を設ける必要はな
い、この際、第２のｎａｌ込み層１０６ｓｅ １ （”
ｌ を含む島関の寄生トランジスタの発生は、動作上問
題ない程度に低減できる。換言すれば、高電流が流れ、
最低電位（グランド）の浮き上がシが起こる領域をダブ
ル埋込み層構造にすればよい。
ｉ込み層１１１１１．１１８１の下に、これとつながる
１に１半導体領域としての第１ｎ＋埋込み層１０６＠、
１０６勝ｆ設けることによって、第２Ｏｎ＋壇込み層１
１８１．１１８ｍのシート抵抗を低減でき、この上にｎ
ｐｎパイポーシト２ンシ９スタを形成した際のコレクタ
抵抗の低減化がなされ、動作特性の向上化を図ることが
できる。但し、第２の？埋込み層１’１８１゜１１８倉
のみで十分にシート抵抗を低減で龜れば、こＯ下に第１
のｎｉｉ込争層Ｊ ０６．．１０６３を設ける必要はな
い、この際、第２のｎａｌ込み層１０６ｓｅ １ （”
ｌ を含む島関の寄生トランジスタの発生は、動作上問
題ない程度に低減できる。換言すれば、高電流が流れ、
最低電位（グランド）の浮き上がシが起こる領域をダブ
ル埋込み層構造にすればよい。
その他、半導体基体の異面は平坦でおるため、前述した
第３図（ｈ）〜［有］）に示す微細加工に極めて有効で
、微細なペース、エミッタ等の領域を形成できる。
第３図（ｈ）〜［有］）に示す微細加工に極めて有効で
、微細なペース、エミッタ等の領域を形成できる。
また、半導体基体において第１のｎ＋埋込与層１０６１
上面一部にこれと接続した？拡散領域ｚ１ｙをｎ’麗シ
リコンエピタキシャル層１１ ｇまで達するように設け
れば、半導体基体の深部に設けられた第１のｎ＋埋込み
層１０６１をｎ−厘シリコンエビタキシャル層１１６表
面に取出すタメのｄ・り塾 層１２０は該エピタキシャ
ル層１１６の厚さ分だけ熱拡散すればよい、このため、
ｄ・すｎ層１２０の熱拡散時間を短縮でき、前述したｐ
ｍアイソレージＪン領域の場合ト同様な効果を発揮でき
る。
上面一部にこれと接続した？拡散領域ｚ１ｙをｎ’麗シ
リコンエピタキシャル層１１ ｇまで達するように設け
れば、半導体基体の深部に設けられた第１のｎ＋埋込み
層１０６１をｎ−厘シリコンエビタキシャル層１１６表
面に取出すタメのｄ・り塾 層１２０は該エピタキシャ
ル層１１６の厚さ分だけ熱拡散すればよい、このため、
ｄ・すｎ層１２０の熱拡散時間を短縮でき、前述したｐ
ｍアイソレージＪン領域の場合ト同様な効果を発揮でき
る。
なお、上記冥施例では、ｎ−型不純物領域１１４の形成
及びｐ＋型不純物領域１１５１〜１１６４Ｏ形成をイオ
ン注入法によシ行なったが、第４図に示す如く、熱酸化
膜１０１の１−ｍ不純物領域及びｐ瀝不純物領域形成予
定部に開孔１４９１〜１４９Ｉを設け、開孔１４９雪以
外の開孔１４９％ 、Ｊ４＃ｌ〜Ｊ４９１を含む熱酸
化膜ｉｏｒ上にｄｌ ａ ｙ添加ガッｘｊ［（Ｂ８Ｇｇ
）ｘｓ。
及びｐ＋型不純物領域１１５１〜１１６４Ｏ形成をイオ
ン注入法によシ行なったが、第４図に示す如く、熱酸化
膜１０１の１−ｍ不純物領域及びｐ瀝不純物領域形成予
定部に開孔１４９１〜１４９Ｉを設け、開孔１４９雪以
外の開孔１４９％ 、Ｊ４＃ｌ〜Ｊ４９１を含む熱酸
化膜ｉｏｒ上にｄｌ ａ ｙ添加ガッｘｊ［（Ｂ８Ｇｇ
）ｘｓ。
並びに、前記開孔１４９■を含む１８Ｇ膜１５０上にリ
ン添加ｆ２ス膜（ｐｅａ膜）１５１を形成し、コｔＬう
Ｂ８Ｇ膜Ｊ ｊ Ｏ１ｉ’ｉｉＧ膜１５１’＠；拡散源
として前記ｍ−ｍ不純愉領域１１４、ｐ＋瀧不純物領域
１１５１〜１１５４を形成してもよい。
ン添加ｆ２ス膜（ｐｅａ膜）１５１を形成し、コｔＬう
Ｂ８Ｇ膜Ｊ ｊ Ｏ１ｉ’ｉｉＧ膜１５１’＠；拡散源
として前記ｍ−ｍ不純愉領域１１４、ｐ＋瀧不純物領域
１１５１〜１１５４を形成してもよい。
上１ｅ実３１１例ではｐ″″瀧シリコンエピタキシャル
層ｉｏｇｙｃ設けられる翼−蓋不純物領域１１４をその
下の第１Ｏｎ＋壇込み層１０６１０面積（幅等）よシ小
さくして形成し九が、これに限らすｔ＊ ｍ−ｍ不純物
領域を第１ Ｏｎ＋瀧込み層と同幅もしくはそれよｐ広
くしてもよい。こうした亀−型不純物領域１１４に形成
され、第１Ｏｎ＋壇込み層１０６１に対する？拡散領域
１１１は同不純物領域１１４内にかならずしも形成され
ていなくてもよく、該領域１１４の一部にオーバー２ツ
ゾしてもよい。
層ｉｏｇｙｃ設けられる翼−蓋不純物領域１１４をその
下の第１Ｏｎ＋壇込み層１０６１０面積（幅等）よシ小
さくして形成し九が、これに限らすｔ＊ ｍ−ｍ不純物
領域を第１ Ｏｎ＋瀧込み層と同幅もしくはそれよｐ広
くしてもよい。こうした亀−型不純物領域１１４に形成
され、第１Ｏｎ＋壇込み層１０６１に対する？拡散領域
１１１は同不純物領域１１４内にかならずしも形成され
ていなくてもよく、該領域１１４の一部にオーバー２ツ
ゾしてもよい。
上記実施例では電気的分離工程をｐ＋ｎ分離方法で行な
ったが、これに限らず誘電体分離を採用した場合でも、
同様に大きな効果を有する。
ったが、これに限らず誘電体分離を採用した場合でも、
同様に大きな効果を有する。
上記実施例においてＮ ｐｍペース領域１２Ｊはｎ１杯
純物領域１１４にまで達していてもよい。
純物領域１１４にまで達していてもよい。
上記実施例において、高耐圧ノ母イボー２トラ２ンジス
タ０ベース領域１２ Ｊｔ−内部ヘース領域と外部ペー
ス領域とで構成してもよい。
タ０ベース領域１２ Ｊｔ−内部ヘース領域と外部ペー
ス領域とで構成してもよい。
また、本発明に係る半導体装置は上記実施例のｐ ｅ
Ｎｌｉを夫々逆にしても同様に適用できる。
Ｎｌｉを夫々逆にしても同様に適用できる。
更に、本発明に係る半導体装置紘上記実施例の如く高速
半導体素子として高速パイ４−２トランジスタ、ＩＬを
用い友場合に限らず、ＥＣＬなどのロジック、高速スイ
ッチング等も用いることが可能である。しかも、上述し
喪高耐圧パイポー２トツンノスタと共存させてＭＯＳＦ
ＥＴ 。
半導体素子として高速パイ４−２トランジスタ、ＩＬを
用い友場合に限らず、ＥＣＬなどのロジック、高速スイ
ッチング等も用いることが可能である。しかも、上述し
喪高耐圧パイポー２トツンノスタと共存させてＭＯＳＦ
ＥＴ 。
ＭＩＳＦＥＴ等を設けてもよい・
以上詳述した如く、本発明によれば表面が平坦で、第１
導電瀝Ｏ半導体基板上Ｏ第１導電瀝Ｏ第１牛導体層の表
層に、この上に設けられる第２導電ｌｉｅ半導体層と同
導電臘の＄２半導体領域を設け、かつ前記半導体基板と
第１半導体層の界面付近及び＃１１．第２の半導体層の
界面付近に互につながるダブル構造の嬉２導電臘の壊込
み領域を形成し、更に第１牛導体層から半導体基板に亘
って高一度の第１導電ｉｉｏ半導体領域を第２半尋体層
の分離領域の一部として設は九構造Ｏ半導体基体を備え
ることによりて、微細加工が良好で、素子Ｏ電気的分離
を短時間Ｏ熱処鳳で形成で畷ると共に寄生トランジスタ
の発生を低減でき、しかもａレクタＯシート抵抗の低減
化を連成でき、もって良好な高耐圧特性を有する高耐圧
パイＩ−ツ素子及び良好な高速性を有する高速半導体素
子Ｏ共存が可能な高性能、高集積度の半導体装置を提供
で′＃ｉるものであるｅ
導電瀝Ｏ半導体基板上Ｏ第１導電瀝Ｏ第１牛導体層の表
層に、この上に設けられる第２導電ｌｉｅ半導体層と同
導電臘の＄２半導体領域を設け、かつ前記半導体基板と
第１半導体層の界面付近及び＃１１．第２の半導体層の
界面付近に互につながるダブル構造の嬉２導電臘の壊込
み領域を形成し、更に第１牛導体層から半導体基板に亘
って高一度の第１導電ｉｉｏ半導体領域を第２半尋体層
の分離領域の一部として設は九構造Ｏ半導体基体を備え
ることによりて、微細加工が良好で、素子Ｏ電気的分離
を短時間Ｏ熱処鳳で形成で畷ると共に寄生トランジスタ
の発生を低減でき、しかもａレクタＯシート抵抗の低減
化を連成でき、もって良好な高耐圧特性を有する高耐圧
パイＩ−ツ素子及び良好な高速性を有する高速半導体素
子Ｏ共存が可能な高性能、高集積度の半導体装置を提供
で′＃ｉるものであるｅ
第１図、第２図は夫々従来の高耐圧、高速の半導体素子
が形成される半導体基体の断面図、１０１・・・ｐ″″
屋シリコン基板、１０５・・・ｐ″″屋、シリコンエピ
タキクヤル層、１０６１〜１０６ｓ・・・第１（Ｄｉ＋
埋込み層、１１４−ｎ−屋不純物領域、１１５１〜ｊ
Ｊ ｓ、・・・ｐ＋臘不純物領域、１１６・・・ｎ−Ｗ
シリコンエピタキシャル層、１１１−・ｎ＋拡散層、１
１８１．１１８．・・・第２の１１＋埋込み層、１１９
１〜１１９ｇ・・・ｐ＋臘アイソレージ。 ン領域、１２３・・・ｐ臘ペース領域、１２４・” ｐ
臘インノエクタ領域、１２５．１ｔ６・・・ｐ′ｍ外部
ベース領域、１２７・・・ｐ′″臘内部ベース領域、１
３１・・・リント−！多結晶シリコン膜、ｉｓｘ。 １３４・・・ｎ＋型エミッタ領域、Ｊ Ｊ ｌ 、１３
６゜・・・ｎ＋臘コレクタ領域、１３８〜１４８・・・
ムＬ配線。
が形成される半導体基体の断面図、１０１・・・ｐ″″
屋シリコン基板、１０５・・・ｐ″″屋、シリコンエピ
タキクヤル層、１０６１〜１０６ｓ・・・第１（Ｄｉ＋
埋込み層、１１４−ｎ−屋不純物領域、１１５１〜ｊ
Ｊ ｓ、・・・ｐ＋臘不純物領域、１１６・・・ｎ−Ｗ
シリコンエピタキシャル層、１１１−・ｎ＋拡散層、１
１８１．１１８．・・・第２の１１＋埋込み層、１１９
１〜１１９ｇ・・・ｐ＋臘アイソレージ。 ン領域、１２３・・・ｐ臘ペース領域、１２４・” ｐ
臘インノエクタ領域、１２５．１ｔ６・・・ｐ′ｍ外部
ベース領域、１２７・・・ｐ′″臘内部ベース領域、１
３１・・・リント−！多結晶シリコン膜、ｉｓｘ。 １３４・・・ｎ＋型エミッタ領域、Ｊ Ｊ ｌ 、１３
６゜・・・ｎ＋臘コレクタ領域、１３８〜１４８・・・
ムＬ配線。
Claims (1)
- 【特許請求の範囲】 １、第１導電盤の半導体基板と、この半導体基板上に設
けられた第１導電臘の１ｍ１半導体層と、前記基板と第
１半導体層の界面付近に４１Ｉ数設けられ丸高濃度の［
２導電瀝の第１半導体領域と、前記第１牛導体層上に設
けられた嬉２導電ｌｌの第２牛導体層と、前記第１半導
体領域のうちの少なくともｌｉＩ所の直上に位置する第
１半導体層部分に前記第２半導体層とつながって形成ｉ
れ、該第２半導体鳩と同ｌＩ！度もしくは低いｓ直の第
２導電朧の第２半導体領域と、この第２半導体領域以外
の前記第１半導体層と１ｍ２半導体層の界面付近に形成
され、少な（とも１つが前記！ｓ１半導体領域とつなが
る高論度の第２導電臘の＄３半導体領域と、少なくとも
前記第２導電臘の第２半導体領域と高濃度の第２導電臘
の第１半導体領域の間に位置する第１半導体層部分に形
成され九＃！１導電屋の第４半導体領域とを具備したこ
とを特徴とする半導体装置。 ２、高濃度の第１導電臘１２）Ｊｉｉ４半導体領斌が第
１導電屋の半導体基板にまで達していることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３、第２導電戯の第２半導体領域内に高濃度の館２導電
波の第５牛導体領域を皺第２半導体領域表面から深さ方
向に伸び、高談度Ｏ第２導電瀝のｌｉ１半導体領域とつ
ながるように形成したことを特徴とする特許請求の範囲
第１項記載の半導体装置。 ４、第２導電屋の第２半導体層に、高濃度の第１導電屋
の第４半導体領域とつながるように高濃度の第五尋電臘
の第５半導体領域を形成しこれら＠４．第５半導体領域
で分離され、下部第２半導体領域にパイポー２盤の高耐
圧素子を、前記第４．第５半導体領域で分離され、下部
に高鎖直Ｏ第２導電朧の第３半導体領域が存在する島状
の＃Ｉ２半導体層部分に１種以上の通常の半導体素子を
、設けたことを特徴とする特許請求ｏｗ８籐１項記載の
半導体装置。 ５、通常の半導体素子として、キャリアインジェクショ
ン槙構部をエミッタとしてもつ２テツル臘のＰＩＰ ）
ランジスタと該ＰＩＦ ）ランゾスタのペースな工ｔ、
夕、コレクタをペースとして共有する逆構造のパーティ
カル！１ｐ１ｋ ） ’）ンゾスタとで構成したＩＬを
用いることを特徴とする特許請求の範囲第４項記載の半
導体装置。 ＆ 通常の半導体素子として、Ｉ２Ｌと高速動作パーテ
ィカルｍｐｍ ） ｔンジスタ、２テラルトランゾスタ
とを共存させて用いることを特徴とする特許請求の範囲
第４項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106514A JPS589354A (ja) | 1981-07-08 | 1981-07-08 | 半導体装置 |
| EP82300367A EP0057549B1 (en) | 1981-01-29 | 1982-01-25 | Semiconductor device |
| DE8282300367T DE3276888D1 (en) | 1981-01-29 | 1982-01-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106514A JPS589354A (ja) | 1981-07-08 | 1981-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589354A true JPS589354A (ja) | 1983-01-19 |
Family
ID=14435521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106514A Pending JPS589354A (ja) | 1981-01-29 | 1981-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040643A1 (de) * | 2002-10-28 | 2004-05-13 | Infineon Technologies Ag | Verfahren zur herstellung einer transistorstruktur |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5577167A (en) * | 1978-12-05 | 1980-06-10 | Mitsubishi Electric Corp | Semiconductor device |
| JPS55153365A (en) * | 1979-05-17 | 1980-11-29 | Toshiba Corp | Manufacturing method of semiconductor device |
-
1981
- 1981-07-08 JP JP56106514A patent/JPS589354A/ja active Pending
Patent Citations (3)
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| US7371650B2 (en) | 2002-10-28 | 2008-05-13 | Infineon Technologies Ag | Method for producing a transistor structure |
| SG155055A1 (en) * | 2002-10-28 | 2009-09-30 | Infineon Technologies Ag | Method for producing a transistor structure |
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