JPS589360A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
- Publication number
- JPS589360A JPS589360A JP56107025A JP10702581A JPS589360A JP S589360 A JPS589360 A JP S589360A JP 56107025 A JP56107025 A JP 56107025A JP 10702581 A JP10702581 A JP 10702581A JP S589360 A JPS589360 A JP S589360A
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- JP
- Japan
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- chip
- thick film
- wiring board
- film wiring
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ａｈチップ部品搭載後の多数個取り厚膜配線基板の
基板分割の仕方に特徴を有する混成集積回路の製造方法
に関するものである。
基板分割の仕方に特徴を有する混成集積回路の製造方法
に関するものである。
従来、小量の厚膜混成集積回路においては、混成集積回
路１個嶺シの印刷工数を低減するため。
路１個嶺シの印刷工数を低減するため。
次のような方法で行なってい良。すなわち、第１図に示
されているように、先ずセラミック基板１を用意し、そ
の裏［Ｋ分割用のスリット２を入れて、多数個取シセ２
ミック基板とする。次に、多数個取りセラミック基板の
表側に導体、抵抗等の印刷をし、続いて焼成およびトリ
ミングをする。
されているように、先ずセラミック基板１を用意し、そ
の裏［Ｋ分割用のスリット２を入れて、多数個取シセ２
ミック基板とする。次に、多数個取りセラミック基板の
表側に導体、抵抗等の印刷をし、続いて焼成およびトリ
ミングをする。
その後、多数個取り厚膜配線基板を分割し、多数個の厚
膜配線基板を得る。
膜配線基板を得る。
第２図の５は分割後の１個の厚膜配線基板を示す。分割
されて多数個の厚膜配線基板が得られた後、そ０１個１
個にチッグ蓋トツンジスタ３Ｔｏるいはテッグ減コンデ
ンサ４を取ｐ付けて、混成集積回路を完成する〇 とζろが、最近で社、チップ型部品の基板への取り付け
も、工数低減のため、自動化の傾向ＫＴ。
されて多数個の厚膜配線基板が得られた後、そ０１個１
個にチッグ蓋トツンジスタ３Ｔｏるいはテッグ減コンデ
ンサ４を取ｐ付けて、混成集積回路を完成する〇 とζろが、最近で社、チップ型部品の基板への取り付け
も、工数低減のため、自動化の傾向ＫＴ。
り、チップ型部品の基板への取υ付けがチップ部品の自
動搭載機（以下搭載機という）により１行なわれる様に
なってきた。チップ部品の基板への取り付けを搭載機で
行なう場合、基板としては大型の基板を用い、それにチ
ップ部品を多数搭載するようにした方が、能率も良く、
工数低減の効果が大きい。そのため、多数個取り厚膜配
線基板に適用する場合、基板分割前に、チップ部品を搭
載し先方が効率が＾いのは、当然でらる〇しかし、＃ｉ
記し九スリット２が入った、多数個取Ｃ＊＊基板を使用
し、チップ部品搭載後に基板を基板分割装置により１分
割しようとすると、現在の１＆板分割装置は前記スリッ
トの近辺に大きな機械的衝撃力を与えて分割する方式で
あるため、チップ部品がじゃまになシ、又分割時の振動
によりチップ部品に故障が起り、容易にかっ歩１ｉｌシ
良く分割することが出来なかった。
動搭載機（以下搭載機という）により１行なわれる様に
なってきた。チップ部品の基板への取り付けを搭載機で
行なう場合、基板としては大型の基板を用い、それにチ
ップ部品を多数搭載するようにした方が、能率も良く、
工数低減の効果が大きい。そのため、多数個取り厚膜配
線基板に適用する場合、基板分割前に、チップ部品を搭
載し先方が効率が＾いのは、当然でらる〇しかし、＃ｉ
記し九スリット２が入った、多数個取Ｃ＊＊基板を使用
し、チップ部品搭載後に基板を基板分割装置により１分
割しようとすると、現在の１＆板分割装置は前記スリッ
トの近辺に大きな機械的衝撃力を与えて分割する方式で
あるため、チップ部品がじゃまになシ、又分割時の振動
によりチップ部品に故障が起り、容易にかっ歩１ｉｌシ
良く分割することが出来なかった。
このため、前記した従来技術と同様に、始めに、厚膜配
曽がなされ九多数個取り配線基板の分割を行な−）先後
、チップ部品の搭載を行なわなければならず、搭載機を
使用しても、効率の曳いテップ部品搭載の自動化ができ
ないという欠点が６つ九。
曽がなされ九多数個取り配線基板の分割を行な−）先後
、チップ部品の搭載を行なわなければならず、搭載機を
使用しても、効率の曳いテップ部品搭載の自動化ができ
ないという欠点が６つ九。
本発明の目的は、上記し九従来技術の欠点をなくし、効
率の良いチップ部品搭載の自動化を可能とした混成集積
回路の製造方法を提供するにある。
率の良いチップ部品搭載の自動化を可能とした混成集積
回路の製造方法を提供するにある。
以下に、図面を参照して本発明の詳細な説明する。
先ず、第３Ｉ！ｌに示されているように、スリット無し
多数個取り上２ミック基板上に導体および抵抗を印刷・
焼成してスリツ（無し多数個取シ厚膜配線基板２６を作
る。次に第４図に示されているように、第３図のスリッ
ト声ζ℃数個取り厚膜配線基板６上に、搭載機により、
チップ型ト２／ジスタ。
多数個取り上２ミック基板上に導体および抵抗を印刷・
焼成してスリツ（無し多数個取シ厚膜配線基板２６を作
る。次に第４図に示されているように、第３図のスリッ
ト声ζ℃数個取り厚膜配線基板６上に、搭載機により、
チップ型ト２／ジスタ。
３＆〜３１、及びテップｌｌ：！ンデンサ４＆〜４ｆを
搭載して固定する。その後レーザスクライバ装置によｐ
、基板上にレーザ光を照射し、レーザ光の照射による切
断溝９を形成する。
搭載して固定する。その後レーザスクライバ装置によｐ
、基板上にレーザ光を照射し、レーザ光の照射による切
断溝９を形成する。
この工程時におけるスリット無し多数個取抄厚膜配線基
板６の一部の拡大断面図を第５図に示す。
板６の一部の拡大断面図を第５図に示す。
図において、４′はチップ型コンデンサ、７は電極バタ
ーｙ、８は半田、９は集束されたレーザ光照射によって
作られ九切断溝、１Ｇはセラミック基板である０切断溝
９はレーザ光の照射によシ、容易に任意の深さにするこ
とができる。切断溝９の深さは深くすればするほど、そ
の後の外割工糧で竜う建ツク基板を容易に分割すること
ができることは勿論である。本実施例では、セラミック
基板１０にわずかな歪あるいけ一部等を与えた時に分割
される横変に切断溝９を深くする。なお、レーザ光がセ
ラミック基板１０を貫通するまで、レーず光をセラミッ
ク基板に照射してもよいことは勿論で参る。畳は、その
後の分割工程で容易に分割することのできる深さＫなる
まで、ＩＶ−ザ光を照射すればよい。スリット無し多数
個取り厚膜配線基板６が分割された後は、さらに別の工
程をへて混成集積回路が完成させられる〇 本実施例によれば、レーザスクライバ装置を用いている
ため、きわめて容易にセラミック基板に溝ｔあ妙ること
ができる。またレーザスクライバ装置から発射されてレ
ーザの径は約１０／Ｊ！Ｅ１ｍ！度と細くできるので、
チップ部品が搭載され九多数個取ｐ厚膜配線基板ヘレー
ず光を照射してもチップ部品がじゃまになることはない
。また、基板の分１１にあたって、基板に機械的振動が
殆んど加わらないで、搭載され九チップ部品が故障する
恐れはない。
ーｙ、８は半田、９は集束されたレーザ光照射によって
作られ九切断溝、１Ｇはセラミック基板である０切断溝
９はレーザ光の照射によシ、容易に任意の深さにするこ
とができる。切断溝９の深さは深くすればするほど、そ
の後の外割工糧で竜う建ツク基板を容易に分割すること
ができることは勿論である。本実施例では、セラミック
基板１０にわずかな歪あるいけ一部等を与えた時に分割
される横変に切断溝９を深くする。なお、レーザ光がセ
ラミック基板１０を貫通するまで、レーず光をセラミッ
ク基板に照射してもよいことは勿論で参る。畳は、その
後の分割工程で容易に分割することのできる深さＫなる
まで、ＩＶ−ザ光を照射すればよい。スリット無し多数
個取り厚膜配線基板６が分割された後は、さらに別の工
程をへて混成集積回路が完成させられる〇 本実施例によれば、レーザスクライバ装置を用いている
ため、きわめて容易にセラミック基板に溝ｔあ妙ること
ができる。またレーザスクライバ装置から発射されてレ
ーザの径は約１０／Ｊ！Ｅ１ｍ！度と細くできるので、
チップ部品が搭載され九多数個取ｐ厚膜配線基板ヘレー
ず光を照射してもチップ部品がじゃまになることはない
。また、基板の分１１にあたって、基板に機械的振動が
殆んど加わらないで、搭載され九チップ部品が故障する
恐れはない。
以上のように、本発明によれば、チップ部品搭載後であ
っても多数個取り厚膜配線基板を分割することができる
ため、多数個取り厚膜配線基板へのチップ部品搭載機の
適用が可能となシ、効率の良いチップ部品搭載工程の自
動化をはかることができる。また１本発明によれば、混
成集積回路の製造工数の低減が図れ、製造コストを下げ
ることができるという大きな効果がある。
っても多数個取り厚膜配線基板を分割することができる
ため、多数個取り厚膜配線基板へのチップ部品搭載機の
適用が可能となシ、効率の良いチップ部品搭載工程の自
動化をはかることができる。また１本発明によれば、混
成集積回路の製造工数の低減が図れ、製造コストを下げ
ることができるという大きな効果がある。
第１図は従来の多数個取シ厚膜配線基板の平面図、第２
図はチップ部品を搭載した１個の厚膜配線基板の平面図
、第３図は本発明の一実施例に便用する多数個取シ厚膜
配線基板の平面図、第４図は本発明の一実施例を説明す
るための多数個ＩＩＬシ厚膜配線基板の平面図、第５図
は第４図の一部の拡大断蘭図である。 ３１〜３ｆ・・・チップ型ト２ンジスタ、 ４ａ〜４
ｆ、４’・・・チッフ型コンデンサ、 ６・・・スリ
ット無し多数個取り厚膜配線基板、 ９・・・切断溝
、１０・・・セラミック基板。 牙 １ 霞 牙 ３ 図
図はチップ部品を搭載した１個の厚膜配線基板の平面図
、第３図は本発明の一実施例に便用する多数個取シ厚膜
配線基板の平面図、第４図は本発明の一実施例を説明す
るための多数個ＩＩＬシ厚膜配線基板の平面図、第５図
は第４図の一部の拡大断蘭図である。 ３１〜３ｆ・・・チップ型ト２ンジスタ、 ４ａ〜４
ｆ、４’・・・チッフ型コンデンサ、 ６・・・スリ
ット無し多数個取り厚膜配線基板、 ９・・・切断溝
、１０・・・セラミック基板。 牙 １ 霞 牙 ３ 図
Claims (1)
- （１）−に？（ツク基板上に導体及び抵抗を印刷、焼成
することにより、少なくとも、２個以上に分割すること
のできる多数個取り厚膜配線基板を形成し、続いて該配
線基板上のチップ部品がＩＩ載されるべき箇所にチップ
部品を搭滅し、該チップ部品を固定後、前記チップ部品
の取付けられえ多数個象り厚膜配線基板にレーザ光を、
照射することによ〉、該配線基板に切断溝を形成し、誼
配線基板を個々に分割するようにし九ことを特徴とする
混成集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107025A JPS589360A (ja) | 1981-07-10 | 1981-07-10 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107025A JPS589360A (ja) | 1981-07-10 | 1981-07-10 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589360A true JPS589360A (ja) | 1983-01-19 |
Family
ID=14448603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107025A Pending JPS589360A (ja) | 1981-07-10 | 1981-07-10 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589360A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250391A (ja) * | 1989-03-24 | 1990-10-08 | Ngk Insulators Ltd | 給電用セラミック基板の製造法 |
| US5337474A (en) * | 1991-05-31 | 1994-08-16 | Fuji Xerox Co., Ltd. | Process for fabricating electronic devices and image sensor |
| WO2001057922A1 (en) * | 2000-02-04 | 2001-08-09 | Advanced Systems Automation Ltd. | Method and apparatus for singulation of electronic devices |
| WO2002094528A1 (en) * | 2001-05-24 | 2002-11-28 | Kulicke & Soffa Investments, Inc. | Dual laser cutting of wafers |
| KR100574725B1 (ko) | 2003-12-24 | 2006-04-28 | 산요덴키가부시키가이샤 | 혼성 집적 회로 장치의 제조 방법 |
-
1981
- 1981-07-10 JP JP56107025A patent/JPS589360A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250391A (ja) * | 1989-03-24 | 1990-10-08 | Ngk Insulators Ltd | 給電用セラミック基板の製造法 |
| US5337474A (en) * | 1991-05-31 | 1994-08-16 | Fuji Xerox Co., Ltd. | Process for fabricating electronic devices and image sensor |
| WO2001057922A1 (en) * | 2000-02-04 | 2001-08-09 | Advanced Systems Automation Ltd. | Method and apparatus for singulation of electronic devices |
| WO2002094528A1 (en) * | 2001-05-24 | 2002-11-28 | Kulicke & Soffa Investments, Inc. | Dual laser cutting of wafers |
| KR100574725B1 (ko) | 2003-12-24 | 2006-04-28 | 산요덴키가부시키가이샤 | 혼성 집적 회로 장치의 제조 방법 |
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