JPS589487A

JPS589487A - 同期検出回路

Info

Publication number: JPS589487A
Application number: JP10742381A
Authority: JP
Inventors: Zenji Hattori; 服部　善次; Motoaki Bito; 尾藤　元昭
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-07-09
Filing date: 1981-07-09
Publication date: 1983-01-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】テレビ放送において、主番組の垂直ブランキング期間を
利用してニュース、天気予報、お知らせなど、各種の情
報を放送するテレビ多重文字放送が考えられている。

そして、この文字放送の信号は、例えば第１図に示すよ
うなフォーマットで送られる。すなわち、文字放送の信
号は、第１図Ｎに示すように、垂直ブランキング期間に
おける第２０番目の水平期間（奇数フィールド期間のと
き）及び第２８３番目の水平期間（偶数フィールド期間
のとき）にシリアルに送られるが、この信号の１区切り
はパケットＰＣＴと呼はれ、この１バケツ）ＰＣＴは、
６バイトのヘッダ部と、３１バイトのデータ部とから構
成される。そして、このバケツ）　ＰＣＴには、第１図
Ｂ−Ｄに示すようにページ制御パケットＰＣＰと、カラ
ーコードパケットＣＣＰと、パターンデータパケッ）Ｆ
ＤＰとがあるが、いずれのバケツ）　ＰＣＴも、ヘッダ
部は２バイトのクロックランインＣＲと、１バイトのフ
レーミングコードＦＣと、３バイトのその他の制御信号
を有する。

さらに、パケットＰＣＰはデータ部に番組番号。

ページ番号などを有し、パケットＣＣＰはデータ部に色
を指定するカラーコードを有し、パケットＦＤＰはデー
タ部に文字放送の画像の１ライン２４８ドツトのデータ
を有している。

また、データ部のクロックランインＣＲは、１”と０”
とが交互に続く信号であり、フレーミングコードＰＣは
第１図に示すように、（Ｂ４　］　１６に対応する８ビ
ツトのコード信号である（コードＦＣの値（Ｅ４）１６
は、ビット伝送順にＭ８に３−ＬＳＢとしたときの値）
。

そして、これらパケットＰＣＰ　、ＣＣＰ　、ＰＤＰが
表示モードに対応して組み合わされ、順次送られる。

従って、このようなフォーマットの文字放送に対して、
その受像機は例えば第２図に示すように構成される。

すなわち、第２図において、００）は映像信号系を示し
、（ｌυはチューナ、（１２＋は映像中間周波アンプ、
０□□□は映像検波回路で、通常の放送の受信時には、
検波回路０Ｊからのカラー映像信号が映像回路（１４１
に供給されて三原色信号とされ、これがスイッチ回路（
１５１を通じてカラー受像管１１６）に供給され、カラ
ー画像が再生される。

また、翰は文字放送の再生の制御を行うマイクロコンピ
ュータを示す。すなわち、（２Ｄは例えは８ビット並列
処理のＣＰＵ、（２３は文字放送の受信のためのプログ
ラムが書き込筺れているＲＯＭ、（２３）はワークエリ
ア用のＲＡＭを示し、これらはデータバス（２滲及びア
ドレスバス０５１を通じて接続される。

また、（３０１は文字放送の再生回路を示し、Ｃ１３１
は１パケット分の容量を有するバッファメモリ、図。

６ωは１ペ一ジ分の容量を有する表示用メモリを示し、
メモリ０４はパターンデータを記憶し、メモリ６５１は
カラーコードを記憶するためのものである。

さらに、（４Ｉ）はキーボードを示し、このキーボード
（４υは通常の放送の受信モードと文字放送の受信モー
ドとを切り換えるキー（スイッチ）及びページ選択用の
キーなどを有し、その出力はインターフェース關を通じ
てバスＣ４に供給されると共に、タイミング信号形成回
路（４２１に供給される。この形成回路（４２１は、Ｉ
）　Ｌ　Ｌ　、カウンタ、論理回路などにより構成され
、検波回路（１３）から映像信号が供給されると共に、
同期分離回路（旬から同期パルスが供給されてこの同期
パルス及びクロックランインＣＲに同期した各種の信号
、例えばメモリ（３階の書き込み時のアドレス信号及び
メモＩＪ　Ｃ３４１、□□□の読み出し時のアドレス信
号などが形成される。また、垂直走査期間及び垂直帰線
期間を示すフラグが、この形成回路（４２）からＣＰＵ
（２１＋に供給されると共に、ＣＰＵＣυから各種の処
理の終了を示すフラグが形成回路（４２に供給される。

そして、検波回路（１３１からの映像信号が、８ビツト
の直列入力並列出力のシフトレジスタ６υに供給されて
パケットは８ビツトごとに直列信号から並列信号に変換
され、これがゲート回路（３ステートバツフア）（３４
に供給されると共に、形成回路（４々からはパケットの
送られてくる水平期間（第２０番目及び第２８３番目の
水平期間）に”１′′となるパルスＰ４２が取り出され
、このパルスＰ４２がゲート０４に制御信号として供給
されてパケットの信号は８ビツトづつ並列にデータバス
（２４１に供給される。

また、このとき、パルスＰ４２がＣＰＵ（２υにホール
ド信号として供給されてＣＰＵ（２１１はパケットＰＣ
Ｔの水平期間ホールド状態とされると共に、パルスＰ４
２が切り換えグー）　（４６）に制御信号として供給さ
れ、形成回路（４りからのアドレス信号がグー）　（４
Ｇ）を通じてメモリ（３３１に供給される。

従って、パケットの信号は、８ビツトづつ並列にレジス
タＯυからゲート回路国及びデータバスｆ２４）を通じ
てメモリ（（３１ＶＣＤＭＡにより転送されると共に、
メモリ（３〜に順次書き込まれる。

そして、バケツ）ＰＣＴの水平期間が終ると、Ｐｄ２　
＝　”０”になり、レジスタ０１）はゲート（３つによ
りデータバスａ勾から切り離される。また、ＣＰＵ（２
Ｄのホールド状態が解除されると共に、アドレスバスｔ
ａが切り換えゲート（４６）を通じてメモリ０りに接続
される。

続いてメモリ（３３のデータかＣＰＵ（２１１によりＲ
ＯＭ囚のプログラムにしたがって処理され、キーボード
（４υから入力された希望するページのものであるかど
うかがページ制御信号から判別され、希望するページの
ものでないときには無視される。

そして、希望するページのバケツ）ＰＣＴが送られてく
るまで、このような動作が各フィールドごとに繰り返え
される。

そして、メモリ（３３１のデータが希望するページのパ
ケッ）　ＰＣＴのときには、次のような動作が行われる
。すなわち、バケツ）ＣＣＰが送られてくると、これは
上述と同様にしてＤＭＡによりメモリ（３〜に書き込ま
れる。そして、このバケツ）ＣＣＰの書き込みが終り、
ＣＰＵ（２１）のホールド状Ｍ　カ解除されると、メモ
リ０りのデータがＣＰＵ３１により処理され、カラーコ
ードがメモリ（３４から読み出され、これがデータバス
（至）を通じてメモリＣ５Ｓｒに書き込まれる。なお、
この書き込みは、同じ垂直す伶線期間に行われ、アドレ
スバス（２１が切り換えゲート（４７）を通じてメモリ
６艶に接続され、ＣＰＵ（２１１によりメモリ（３ωの
アドレスが指定されて行われる。

さらに、パケットＦＤＰが送られてくると、これもＤＭ
ＡによりメモリＧ〜に書き込まれ、次にＣＰＵ（２１１
の処理によりパターンデータだけが垂直帰線期間にメモ
リＩ３〜からメモリ０（１）に転送される。

なお、このメモリ（３４）のアドレス指定もＣＰ　Ｕ　
（２１１により行われる。

こうして希望するページのパケットＣＣＰ、ＦＤＰが送
られてくると、これはＤＭＡにより一度メモリ（ハ）に
ストアされ、次に必要なデータだけがＣＰＵ圓によりメ
モリＣ３４＋　、　Ｃ３■に転送されて書き込まれる。

そして、希望するページの最後のパケットのデータがメ
モリＣ３４１に転送されると、以後、ＣＰ　Ｕ　（２］
）は再び希望するページの待機状態に入る。

一方、垂直走査期間には、形成回路（４３から切り換え
ゲート（４ηに制御信号が供給され、形成回路（４渇か
らのアドレス信号が切り換えゲート（４ηを通じてメモ
リ（３４１、四に供給され、メモリＣ３４１、Ｃ３５１
のカラーコード及びパターンデータが同時に読み出され
る。

そして、メモリｃ＋５ｉから読み出されたノくターンデ
ータは８ビツトの並列入力直列出力のシフトレジスタ（
３６）に供給されて並列信号から直列信号に変換され、
この直列信号がカラージェネレータ０ηに供給されると
共に、メモ１月圓から読み出されたカラーコードがカラ
ージェネレータ０ηに供給されてデータ信号は三原色信
号とされ、この信号がスイッチ回路（１５１に供給され
る。また、このとき、形成回路（４渇からスイッチ回路
ａ１に制御信号が供給されてスイッチ回路（１５１はジ
ェネレータ０′Ｏ側に切り換えられる。

従って、受像管（１６１に文字放送における希望するペ
ージが表示される。

以上のようにして第２図の受像機では文字放送の受信が
行われる。

ところで、上述のクロックランインＣＲはビット同期に
使用され、フレーミングコードＦＣはバイト同期（フレ
ーム同期）に使用される。

そして、フレーミングコードＦＣの波形は第１図Ｆに示
すようになっているが、ノイズなどによりビットエラー
を生じ、例えば第１図Ｇに示すような波形になることも
ある。

しかし、第１図Ｇに示すような波形では、フレーきング
コード検出回路が、これをフレーミングコードとはみな
さなくなり、従って、このフレーミングコード（第１図
ｑ）を有するバケツ）ＰＣＴのバイト同期がとれなくな
ってしまう。

そこで、フレーミングコードＦＣにビットエラーがあっ
ても、そのビットエラーが１ビツトだけであれば、正し
くフレーミングコードＦＣを検出できるようにすること
が考えられる。すなわち、そのようにすれば、フレーミ
ングコードＦＣが例えば第１図ｑに示すように誤ってい
ても、正しくバイト同期をとることができる。

しかし、このようにすると、第１図Ｈに示すようなデー
タ部のデータもフレーミングコードＦＣとみなしてしま
うと共に、この第１図Ｈのデータは非常に多く発生する
ので、逆にバイト同期がとれなくなってしまう。すなわ
ち、フレーミングコードＰＣは、第１図Ｈに示す波形に
対して、さらに第６番目のビットをその前後のビットと
はレベルを反転させることにより、一般のデータとは区
別ができるようにしているので、ビットエラーがあって
もフレーミングコードＦＣとみな丁と、第１図Ｈに示す
データもフレーミングコードＦＣとみなしてしまう。し
かも、この第１図Ｈのデータは比較的多く発生する。従
って、ビットエラーな認めても、バイト同期がとれな（
なってしまう。

すなわち、ビットエラーを認めないと、ノイズなどの外
乱によりバイト同期がとれなくなり、ビットエラーを認
めると、データによってバイト同期がとれなくなってし
まう。

この発明は、このような問題点を解決しようとするもの
である。

以下その一例について説明しよう。

第３図において、検波回路（１３ｊの検波出力がゲート
回路（４２１）に供給されると共に、パケツ）ＰＣＴの
水平期間を示すパルスＰ４２がゲート回路（４２１）に
制御信号として供給されてゲート回路（４２１）からは
パケットＰＣＴが取り出される。そして、このパケット
ＰＣＴが８ビツトの直列人力並列出力のシフトレジスタ
（４２２）に供給されると共に、Ｐ　Ｌ　Ｌ　（４２３
）に供給されてビット同期のとれたクロックＢＩＴＣが
形成され、このクロックＢＩ’ｒＣがレジスタ（４２２
）に供給される。

また、フレーミングコードＦＣの検出回路としてインバ
ータ及びナンド回路などの論理回路（４３１）力ＱＡ　
−ＱＨが供給されると共に、アンド回路（４４０）が設
けられ、これにアンド回路（４３９）の出力及びレジス
タ（４２２）の第６番目のビットの出力ＱＦが供給され
る。

このような構成によれば、バケツ）ＰＣＴが受信される
と、これはレジスタ（４２２）により直列並列変換され
、フレーミングコードＦＣのすべてが受信された時点で
レジスタ（４２２）から７レーミングコードＦＣが並列
に得られる。

そして、この場合、フレーミングコードＦＣにビットエ
ラーがないときには、出力ＱＡ　−ＱＨが第３図中に示
すように得られる。従って、ナンド回路（４３５）〜（
４３８）の出力はすべて“１″になると共に、オア回路
（４４１）〜（４４４）の出力はすべて０”になってナ
ンド回路（４４６）〜（４４９）の出力もすべて“１”
になる。従って、ナンド回路（４３９）の出力は１′′
になる。

そして、このとき、ＱＦ＝”ｌ”であるからアンド回路
（４４０）の出力ＢＹＣＬは１”となり、テなわち、バ
イト同期クロックＢＹＣＬが得られる。

また、フレーミングコードＦＣに１ビツトのビットエラ
ーがあっても、そのビットエラーが第６番目のビットで
なければ、ビットエラーがないときと全く同様にしてバ
イト同期クロックＢＹＣＬが得られる。

しかし、フレーミングコードＦＣのビットエラーが１ビ
ツトであっても、これが第６番目のビットのときには（
第１図Ｈ）、ナンド回路（４３９）の出力は６１”とな
るが、ＱＦ＝”０”となるので、バイト同期クロックＨ
ＹＣＬは得られない。

さらに、フレーミングコードＰＣに２ビツト以上のとッ
トエラーがあるときには、そのエラービットに対応して
ナンド回路（４３５）〜（４３８）、（４４７）〜（４
４９）のいずれかの出力が′０”になるので、アンド回
路（４３９）の出力ば０”となり、従って、バイト同期
クロックＢＹＣＬは得られない。

こうして、この発明によれは、フレーミングコードＦＣ
にビットエラーがあっても、そのエラーが１ビツトだけ
ならフレーミングコードＦＣとみなすが、１ビツトのビ
ットエラーであっても、データとしてひんばんに現れる
ようなコードに誤っているとき（第１図Ｈ）には、フレ
ーミングコードＦＣとみなさないので、バイト同期が確
実である。

【図面の簡単な説明】

第１図、第２図はこの発明を説明するための図、第３図
はこの発明の一例の系統図である。（ＩＩは映像信号系、（２Ｉはマイクロコンピュータ、
艶は文字放送の再生回路である。

Claims

【特許請求の範囲】

データ部の先頭に、フレーム同期用のフレーミングコー
ドを有する直列データ信号から上記フレーミングコード
を検出する回路において、上記直列データ信号を直列入
力並列出力のシフトレジスタに供給し、このシフトレジ
スタの出力を検出回路に供給すると共に、上記フレーミ
ングコードの特定のビットに対応する上記シフトレジス
タのビット出力を上記検出回路に供給し、上記フレーミ
ングコードの検出時、１ビツトのビットエラーは誤める
が上記特定のビットのビットエラーは認めないで上記フ
レーミングコードを検出するようにした同期検出回路。