JPS589486A

JPS589486A - 同期検出回路

Info

Publication number: JPS589486A
Application number: JP10644481A
Authority: JP
Inventors: Zenji Hattori; 服部　善次; Motoaki Bito; 尾藤　元昭
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-07-08
Filing date: 1981-07-08
Publication date: 1983-01-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】テレビ放送において、主番組の垂直ブランキング期間を
利用してニュース、天気予報、お知らせなど、各種の情
報を放送するテレビ多重文字放送が考えられている。

そして、この文字放送の信号は、例えば第１図に示すよ
うなフォーマントで送られる。すなわ叙文字放送の信号
は、第１図ＡＫ示すように、垂直ブランキング期間にお
ける第２０番目の水平期間（奇数フィールド期間のとき
）及び第２８３番目の水平期間（偶数フィールド期間の
とき）にシリアルに送られるが、この信号の１区切りは
バケツ）　ＰＣＴと呼ばれ、この１バケツ）ＰＣＴは、
６バイトのヘッダ部と、３１バイトのデータ部とから構
成される。

そして、このパケし）ＰＣＴには、第１図Ｂ−Ｄに示す
ようにページ制御パケットＰＣＰと、カラーコドパケッ
トＣＣＰと、パターンデータパケットＦＤＰとがあるが
、いずれのバケツ）ＰＣＴも、ヘッダ部は２バイトのク
ロックランインＣＲと、１バイトのフレーミングコード
ＦＣと、３バイトのその他の制御信号を有する。さらに
、バケツ）ＰＯＰはデータ部に番組番号、ページ番号な
どを有し、パケットＣＣＰはデータ部に色を指定するカ
ラーコードを有し、バケツ）　ＦＤＰはデー一部に文字
放送の画像の１ライン２４８ドツトのデータを有してい
る。

また、第１図Ｅに示すように、データ部のクロ　。

ツクランインＣＲは、１′”ｈ”ｏ”とが交互に続く信
号であり、フレーミングコードＰＣは［７２］　ｔ　ｏ
に対応するコード信号である。

そして、これらパケットＰＣＰ、ＣＣＰ、ＰＤＰが表示
モードに対応して組み合わされ、順次送られる。

従って、このようなフォーマントの文字放送に対して、
その受像機は例えば第２図忙示すように構成される。

すなわち、第２図において、（１（１は映像信号系を示
し、Ｕυはチューナ、０４は映像中間周波アンプ、Ｉ３
１は映像検波回路で、通常の放送の受信時には、検波回
路Ｑ３からのカラー映像信号が映像回路α４）［供給さ
れて三原色信号とされ、これがスイッチ回路α９を通じ
てカラー受像管（田に供給され、カラー画像が再生され
る。

また、（４）は文字放送の再生の制御を行うマイクロコ
ンピュータを示す。すなわち、ｔａは例エバ８ビット並
列処理のＣＰＵ、（２３１は文字放送の受信のはワーク
エリア用のＲＡＭを示し、これらはデータバス２４）及
びアドレスバスレつを通じて接続される。

また、（７）は文字放送の再生回路を示し、Ｃ（３は１
パケット分の容量を有するバンファメモＩＪ　、４３４
）、３５）は１ペ一ジ分の容量を有する表示用メモリを
示し、メモリＣ（４）はパターンデータな記憶し、メモ
リ（３５１はカラーコードを記憶するためのものである
。

さらに、（４１）はキーボードを示し、このキーボード
（４Ｉ）は通常の放送の受信モードと文字放送の受信モ
ードとを切り換えるキー（スイッチ）及びページ選択用
のキーなどを有し、その出力はインターフェース（至）
を通じてバス０ａに供給されると共に、タイミング信号
形成回路（４３に供給される。この形成回路（４２は、
ＰＬＬ、カウンタ、論理回路などにより構成され、検波
回路αＪから映像信号が供給されると共に、同期分離回
路（４３から同期パルスが供給されてこの同期パルス及
びクロックランインＣＩ（、に同期した各種の信号、例
えばメモリ（ト）の書き込み時のアドレス信号及びメモ
リ（ロ）、（至）の続み出し時のアドレス信号などが形
成される。また、垂直走査期間及び垂直帰線期間を示す
フラグが、この形成回路（４２１からＣＰＵ（２υに供
給されると共に、ＣＰＵ（２υから各種の処理の終了を
示すフラグが形成回路（４つに供給される、。

そして、検波回路ＯＪからの映像信号が、８ピツトの直
列人力並列出力のシフトレジスタ０１）Ｋ供給されてパ
ケットは８ビツトごとに直列信号から並列信号に変換さ
れ、これがゲート回路（３ステートバンフア）０２に供
給されると共に、形成回路（４りからはパケットの送ら
れてくる水平期間（第２０番目及び第２８３番目の水平
期間）に”１”となるパルスＰ４２が取り出され、この
パルスＰ４２がゲート０邊に制御信号として供給されて
パケットの信号は８ピントづつ並列にデータバス（２４
１に供給される。

また、このとき、パルスＰ４２がＣＰＵ（２υにホール
ド信号として供給されてＣＰＵＧυはバケン）ＰＣＴの
水平期間ホールド状態とされると共に、ノ（ルスＰ４２
が切り換えゲー）　（４１１９Ｋ：□御伯号として供給
され、形成口Ｍ　（４１からのアドレス信号がゲート０
６）を通じてメモリＧ濠に供給される。

従って、パケットの信号は、８ピントづつ並列にレジス
タＨからゲート回路０３及びデータバスＱ４を通じてメ
モリ（至）にＤＭＡＫより転送されると共に、メモリー
に順次書き込まれる。

そして、バケツ）ＰＣＴの水平期間が終ると、Ｐ４２−
′０”Ｋ　すり、レジスタＧυはゲート０３によりデー
タバス−から切り離される。また、ＣＰＵＩ２υのホー
ルド状態が解除されると共Ｋ、アドレスバスＱ５１が切
り換えゲー）　（４６）を通じてメモリ（ハ）Ｋ接続さ
れる。

続いてメモリ媚のデータがＣＰＵ（２υによりＲＯＭ（
２４のプログラムにしたがって処理され、キーボード（
４１）から入力された希望するページのものであるかど
うかがページ制御信号から判別され、希望するページの
ものでないときには無視される。

そして、希望するページのバケツ）ＰＣＴが送うしてく
るまで、このような動作が各フィールドごとに繰り返え
される。

そして、メモリーのデータが希望するページのバケツ）
ＰＣＴのときには、次のような動作か行われる。すなわ
ち、バケツ）ＣＣＰが送られてくると、これは上述と同
様にしてＤＭＡによりメモリ（３３１に書き込まれる。

そして、このパケットＣＣＰの書き込みが終り、ＣＰＵ
（２υのホールド状態が解除すれると、メモリ（至）の
データがＣＰＵ（２１）により処理され、カラーコード
がメモリ（ハ）から続み出され、これがデータバス（２
荀を通じてメモリ（ハ）に書き込まれる。なお、この書
き込みは、同じ垂直帰線期間に行われ、アドレスバス０
ωが切り換えグー）（４７）’ａ−通じてメモリ０Ｑに
接続され、ＣＰ　Ｕ　（２１）によりメモリ（至）のア
ドレスが指定されて行われる。

さらに、バケツ）ＦＤＰが送られてくると、これもＤＭ
Ａによりメモリ（ハ）に書き込唸れ、次にＣＰ　Ｕ（２
１）の処理によりパターンデータだけが垂直帰線期間に
メモリ（ハ）からメモリ（ロ）Ｋ転送される。なお、こ
のメモリ０４）のアドレス指定もＣＰＵ（２１）により
行われる。

こうして希望するページのパケットＣＣＰ、ＦＤＰが送
られてくると、これはＤＭＡにより一度メモリ（至）に
ストアされ、次に必要なデータだけがＣＰＵ（７）（２１）によりメモリｃ＋４）、ｏｓに転送されて書き
込まれる。

そして、希望するページの最後のパケットのデータがメ
モＩＪ　Ｃ３４１に転送すＦＬ、ルト、以後、ＣＰＵ（
２１）は再び希望するページの待機状態に入る。

一方、垂直走査期間には、形成回路（嬶から切り換えゲ
ート（４ηに制御信号が供給され、形成回路（４つから
のアドレス信号が切り換えグーＦ　（４７）を通じてメ
モリＣ３Ｌ　（３５１に供給され、メモリ（３１）、（
３つのカラーコード及びパターンデータか同時に続み出
される。

そして、メモリＣ３Ｓから続み出されたパターンデータ
は８ビツトの並列入力直列出力のシフトレジスタ（３６
）に供給されて並列信号から直列信号に変換され、この
直列信号がカラージェネレータ１３ｎ　ＦＣ供給される
と共に、メモリ（３４）から続み出されたカラーコード
がカラージェネレータ（３７１に供給されてデータ信号
は三原色信号とされ、この信号がスイッチ回路０ωに供
給される。また、このとき、形成回路（４２１からスイ
ッチ回路（１５＋に制御信号が供給されてスイッチ回路
ｔｔＳはジェネレータ（３７１側に切り換えられる。

（８）従って、受像管（１６）に文字放送における希望するペ
ージが表示される。

以上のようにして第２図の受像機では文字放送の受信が
行われる。

ところで、上述のクロックランインＣＲはビット同期に
使用され、フレーミングコードＦ’Ｃはバイト同期（フ
レーム同期）に使用される。

ところが、この場合、パケットＰＣＴのデータにフレー
ミングコードＦＣと同１：、”ｌ”、”０”のビット配
列を生じることがある。勿論、この偽の７レーミングコ
ードは、通常の受信時には生じることがないように、パ
ケットＰＣＴが工夫されている。しかし、ノイズなどが
あると、ビット誤りを生じ、これにより偽の７レーミン
グコードを生じることがある。

そして、このように偽のフレーミングコードを生じると
、ここでバイト同期が乱れてしまう。

この発明は、このような問題点を解決しようとするもの
である。

以下その一例について説明しよう。

第３図において、検波回路０の検波出力がゲート回路（
４２１）に供給されると共Ｋ、文字放送の信号期間を示
すパルスＰ４２がゲート回路（４２１）に制御信号とし
て供給されてゲート回路（４２１）からはパケットＰＣ
Ｔが覗り出される。そして、このパケン）　ＰＣＴが例
えば１２ビツトの直列人力並列出力のシフトレジスタ（
４２２）に供給されると共に、ｐｌ、Ｌ（４２３）に供
給されてビット同期のとれたクロック１（ＩＴＣが形成
され、このクロックＢＩＴＣがレジスタ（４２２）に供
給される。

そして、デコーダとしてアンド回路（４２４）　、（４
２５）及びノア回路（４２６）が設けられ、アンド回路
（４２４）にはレジスタ（４２２）の出力Ｑｃ、　ＱＦ
、ＱＧ、ＱＨ，ＱＪ。

ＱＬが供給され、ノア回路’　（４２６）にはレジスタ
（４２２）の出力ＱＡ、ＱＢ、ＱＤ、Ｑｏ、Ｑ１．ＱＫ
が供給されると共。

Ｋ、これらアンド回路（４２４）及びノア回路（４２６
）の出力がアンド回路（４２５）に供給される。

このような構成によれば、パケットＰＣＴかレジスタ（
４２２）に供給されると共に、レジスタ（４２２）内を
シフトされ、第１図ｈｉ、　Ｆ＆Ｃ示すように、しジス
タ（４２２）の各ビット（レジスタ（４２２）を構成し
ているクリップフロップ回路）忙、クロックランインＣ
Ｒの最後の４ビツト１０１０と、フレーミングコードＦ
Ｃが供給されたとき、アンド回路（４２４）及びノア回
路（４２６）の出力がともに”ｌ”になり、従って、こ
のとき、アンド回路（４２５）からバイト同期クロック
ＢＹＣＬが得られる。

こうｔ、て、この発明によれば、フレーミングコードＦ
Ｃと、その前に位置するクロックラン・インＣＲとを使
用してバイト同期クロンクＢｙｃｔ、ｙ−形成している
ので、すなわち、上述の例では１２ビツトを使用してバ
イト同期クロックＢＹＣＬを形成しているので、８ビツ
トのフレーミングコードｉ；”ｃりｆｆからバイト同期
クロックＢＹＣＬを得る場合に比べ、誤りが大幅に少な
くなり、バイト同期の乱れがほとんどなくなる。しかも
、そのための構成は簡単である。　　　　　　　　　　
１

【図面の簡単な説明】

第１図及び第２図はこの発明を説明するための図、第３
図はこの発明の一例の系統図である。（４２２）はシフトレジスタ、（４２３）はＰＬＬであ
る。

Claims

【特許請求の範囲】

データ部の冒頭に、ビット同期用のクロックランイン左
、このクロックランインに続き、上記データ部のフレー
ム同期用の７レーミングコードとを有する直列データ信
号からフレーム同期用のクロックを得る回路において、
上記直列データ信号を直列入力並列出力のシフトレジス
タに供給すると共に、このシフトレジスタの出力をデコ
ーダに供給し、上記クロックランインの終了側の所定数
のビット及び上記フレーミングコードが上記シフトレジ
スタに得られたとき、これを上記デコーダにおいてデコ
ードしてこのデコーダから上記フレーム同期用のクロッ
クを得るようにした同期検出回路。