JPS59137985A

JPS59137985A - 表示装置

Info

Publication number: JPS59137985A
Application number: JP58012297A
Authority: JP
Inventors: 悟前田; 本木　和男
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-01-28
Filing date: 1983-01-28
Publication date: 1984-08-08
Also published as: EP0134248A1; EP0134248B1; US4677432A; DE3484454D1; EP0134248A4; WO1984002996A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は、テレテキストやビデオ゛テックスなどの表
示装置に関する。

背景技術とその問題点テレビ放送において、主番組の垂直プランキング期間を
利用してニュース、天気予報、お知らせなど、各種の情
報を放送するテレビ多重文字放送が考えられている。

そし℃、そのような放送の受信機においては、その表示
装置は第１図に示すように構成されている。

すなわち、第１図において、表示されるべきパター／デ
ータが受信されると、これはＣＰ　Ｕ　（１）により処
理されてからパター７メモリ（２）に誓き込まれる。こ
のメモリ（２）は、第１図においては、アドレスＡｘ、
が表示画面に対応して模型的に示されているもので、水
平アドレス（水平方向のアドレス）Ａｘは表示画面の水
平走査位置に対応し、ラインアドレス（垂直方向のアド
レス）　Ａｙは垂直走査位置、すなわち、水平ライン（
走査線）に対応し、Ａｘｙ　＝　ａ　＊　Ａｙ　＋Ａｘａは表示画面の横幅に対応し、例えばａ　＝　３２である。

また、メモリ（２）の各ビットが表示されるパターンの
各ドツトに対応すると共に、レベルが′１”のビットが
ドツト（輝点）として表示されるものである。

そして、制御回路（６）において、水平アドレスＡｘ−
を指定するアドレス信号、すなわち、水平走査に同期し
てパターンデータの１バイト（８ドツト分）ごとに１づ
つインクリメントされる水平アドレス信号ＨＡＳが形成
されると共に、ラインアドレスＡｙを指定するアドレス
信号、すなわち、１水平走査ごとに１づつインクリメン
トされるラインアドレス信号ＬＡ８が形成され、これら
アドレス信号ＨＡ８．ＬＡ８によりメモリ（２）がアド
レスされて表示画面の走査位置に対応したアドレスから
パターンデータが１バイトづつ読み出される。

そして、この読み出されたパターンデータがシフトレジ
スタ（３）に１バイトづつ並列にロードされると共に、
１ビツトづつ直列に散り出され、この取り出されたパタ
ー７データがＣＲＴディスプレイ（５）に供給される。

従って、ＣにＴディスプレイ（５）のスクリーンには、
メモリ（２）のビットイメージに対応したパターンが表
示される。

ところで、このような表示を行う場合、その表示された
パターンを見やすくするため、例えば特公昭５３−４１
０１６号公報において、スムージング（ラウンディング
）を行うことが考えられている。

すなわ、ち、第２図はバター／メモリ（２）に書き込ま
れている文字「Ａ」のパターンデータの一例を模型的に
示すもので、このパターンデータは、斜線をつけたビッ
トがレベル″′１”、つけないピットが０″である。

また、第３図はＣ）ｔＴディスプレイ（５）のスクリー
ンに表示された文字「Ａ」を示す。ただし、スムージン
グは行われていない。そして、Ｌ１〜Ｌ１４はライン（
走査線）を示し、実線図示のライ／は奇数フィールド期
間に形成され、破線図示のラインは偶数フィールド期間
に形成される。また、Ｄｕは基本となる大きさのドツト
を示し、メモリ（２）のパターンデータ（第２図）が奇
数フィールド期間及び偶数フィールド期間の両方に使用
されるので、図のような表示パターンとなる。

これに対して、スムージングが行われたときには、文字
「Ａ」は第４図のよ５に表示され、本来のドツトＤｕの
１／２０幅のノ＼−７ドツトＤｈが付加される。従って
、第３図のスムージング前の文字ｒＡＪに比べて滑らか
Ｋなり、見やすくなる。

そして、このスムージングを行うとき、単位ドラ）　Ｄ
ｕに対するバー７ドツ）　Ｄｈの組み合わせは、基本的
に第５図に示す２通りだけであり、全てのパターンにつ
いて第５図に示す組み合わせでハーフドツトＤｈが付加
される。すなわち、単位ドツトＤｕが斜めに２つ並んだ
とき、これとは交差する方向に２つのハーフドツトＤｈ
が付加される。

従って、このスムージング処理を行う場合、奇数フィー
ルド期間には、現在表示しているライン（メモリ（２）
のラインアドレスＡｙがｎ着地）のパターンデータと、
１つ上のライン（Ａｙ＝ｎ−１）のパターンデータとが
必要であり、偶数フィールド期間には、現在表示してい
るライ：／　（Ａｙ　＝　ｎ　）のバター／データと、
１つ下のライン（Ａｙ　＝　ｎ＋１　）のバター／デー
タとが必聚である。

このため、スムージング処理を行うときのパターンメモ
リ（２）に対するパターンデータのアクセスは、一般に
第６図に示すように行われている。

すなわち、第６図はある１つの水平期間につぃて示すも
ので、Ｔｂは水平ブランキング期間、Ｔｈは水平表示期
間（水平走査期間）、Ｔｐは１バイトのパター／データ
の横幅に対応する期間（第１図参照）を示す。そして、
水平アドレスＡｘ　（信号ＨＡＳ）は、水平走査位置に
対応して期間Ｔｐごとに１番地づつインクリメントされ
るが、ライ／アドレスＡｙ（信号ＬＡＳ）は、期間Ｔｐ
のうち、前半の期間Ｔｐｆにはｎ′番地、後半の期間Ｔ
ｐｂにはｎ番地とされる。ただし、ｎは一現在表示を行
っているラインに対応したラインアドレスＡｙ　（＝＝
ｎ　）　、ｎ’は、ｎ’＝ｎ−１・・・・・奇数フィー
ルド期間ｎ′二〇＋１・・・・・偶数フィールド期間で
ある。

従って、メモリ（２）からは、後半の期間Ｔｐｂに現在
表示しているライｙ　（Ａｙ　＝　ｎ　）のパターンデ
ータ（以下、［表示データＤＤＪと呼ぶ）が得られ、前
半の期間Ｔｐｆに１つ上または下のライン（Ａｙ＝ｎ−
１またはＡｙ＝１＋１）のパターンデータ（以下、［比
較データＤＲＪと呼ぶ）が得られる。

そして、これらデータＤＤ、ＤＲが、第７図にも示すよ
うにシフトレジスタ（３１））　、（３１（）にロード
されて同時化され讐その同時化されたデータＤＤ、ＤＲ
が処理回路（４）においてスムージング処理されて第５
図に示すようにバー７ドツ）　Ｄｈを有する輝度信号が
取り出され、これはＣＲＴディスプレイ（５）に供給さ
れる。

ところが、このようなスムージング処理では、期間Ｔｈ
にはメモリ（２）は読み出しのために常に制御回路（６
）によりアドレスされて・いるので、ＣＰ　Ｕ　（１）
がメモリ（２）をアクセスできるのは、期間Ｔｂだけと
なってしまい、すなわち、ＣＰＵ（ｔ）の待ち時間が大
きくなってしまい、これではＣＰＵ（１）の見かけの処
理速度や処理能力が低下したことになり、不都合である
。

勿論、期間（Ｔｐｆ　＋　Ｔｐｂ　）を期間’ｒｐより
も短くすれば、残りの期間にＣＰ　Ｕ　（１）がメモリ
（２）をアクセスできるが、そのためには、きわめて高
速のメモリ（２）を必要し、これは実現が困難であり、
実現できたとしても、きわめて高価になってしまう。

また、比較データＤＲ−４得るためには、ラインアドレ
ス信号ＬＡＳの示すラインアドレスＡｙは、Ｇ番地から
ｌ番地ずれたｎ′査地にしなければならないと共に、そ
の値ｎ′も奇数フィールド期間と偶数フィールド期間と
ではずれの方向が異なるので、複雑なアドレス変換回路
を必要としてしまう。

発明の目的この発明は、これらの問題点を解決しようとするもので
ある。

発明の概要このため、この発明においては、例えば第８図に示すよ
うに、１２４７分の容量を有するパックアメモリ（８）
を設け、パターンメモリ（２）から読み出したパターン
データなバッファメモリ（８）に書き込むと共に、メモ
リ（８）から１ライ／前のパターンデータを時分割式に
読み出し、この読み出されたパター／データと、書き込
むパター／データとからスム−ジング処理を行うように
したものである。

実施例すなわち、ガえば第８図に示すように、メモリ（２）と
シフトレジスタ（３Ｄ）　、　（３Ｒ）との間のデータ
バスにスリーステートのゲート（７）が設けられ、この
ゲート（７）とレジスタ（３１））　、（３Ｒ）との間
のデータバスにバッファメモリ（８）が接続されると共
に、このメモリ（８）には水平アドレス信号１−１Ａｓ
が供給される。

なお、このメモリ（８）の容量は、メモリ（２）の１行
分（表示されるパターンの１行に相当する谷りとされる
。

また、第９図に示すように、ラインアドレス毎されるが
、１つの水平表示期間Ｔｈにおいては不変とされる（第
６図では、ｎとｎ′とに変化）。さらに、このライ／ア
ドレスＡｙは、偶数フィールド期間には、奇数フィール
ド期間よりも１水平期間だけ早い時点からその１ｍ　Ｈ
のインクリメントかスタートシ、従って、奇数フィール
ド期間に値ｎとなる水平表示期間Ｔｈに対応する偶数フ
ィールド期間の水平表示期間Ｔｈには、値（ｎ十１）と
される。

そして、第９図に示すように、Ａｙ　＝　ｎの水平表示
期間ＴｈにおけるＡｘ　＝　ｍの期間Ｔｐの後半の期間
’ｒｐｂには、メモリ（２）のＡｍｎ査地（Ａｘ＝ｍ　
％Ａｙ＝ｎ　）のパターンデータが読み出され、この読
み出されたパター／データが、ゲート（７）を通じて第
’１０図に示すようにバックアメモリ（８）のｍ番地に
蕾き込まれる。

従って、Ａｙ　＝　ｎの水平表示期間ＴｈにおけるＡｘ
　＝　ｍの期間Ｔｐの終了時点では、第１９図に示すよ
うに、メモリ（８）の０−ｍ番地には、メモリ（２）の
パター７データのうち、Ａｙ　＝　ｎでＡｘ　＝　９〜
ｍのバター／データが書き込れ、メモリ（８）の（ｍ＋
１）番地以降にはメモリ（２）のＡｙ＝（ｎ−１）でＡ
ｘ＞ｍのパターンデータ（ｌライ／上のパターンデータ
）が残っていることになる。そして、Ａｙ　＝　ｎの水
平表示期間Ｔｈの終了時点では、メモリ（８）にはメモ
リ（２）のＡｙ　＝　ｎのパターンデータ（１ライン分
のパターンデータ）が書き込まれていることになる。

そして、奇数フィールド期間には、上述のように、Ａｙ
　＝　ｎ　、　Ａｘ　＝　ｍの期間Ｔｐの期間’ｒｐｂ
に、メモリ（２）のＡｍｎ査地（Ａｘ　＝　ｍ、Ａｙ　
＝　ｎ、　）からパターンデータが読み出されてメモリ
（２）のｍ番地に書き込まれると同時に、第９図Ａに示
すように、そのパターンデータがシフトレジスタ（３Ｄ
）にロードされ、次ノＡｘ＝（ｍ−）１）の期間’ｒｐ
の期間Ｔｐｆに、メモリ（２）の（ｒｎ＋１）番地から
パターンデータが読み出され、このパターンデータがシ
フトレジスタ（３Ｒ）にロードされる。この場合、レジ
スタ（３Ｄ）にロードされたパターンデータは、上述の
ようにＡｙ　＝　ｎのパターンデータであるが、レジス
タ（３Ｒ）にロードされたパターンデータは、１ライ／
上のＡｙ＝（ｎ−１）のパターンデータである。従って
、レジスタ（３Ｄ）　ｉは表示データＬ）Ｄがロードさ
れ、レジスタ（３Ｒ）には比較データＤＲがロードされ
たことになる。

そして、このレジスタ（３Ｄ）　、（３Ｒ）のデータＤ
Ｄ。

ＤＲが、処理回路（４）において第７図の場合と同様に
スムージング処理され、ハーフドツトＤｈを有する輝度
１８号がＣＲＴディスプレイ（５）に供給される。

また、偶数フィールド期間には、第９図Ｂに示すように
、奇数フィールド期間と同様の処理が行われるが、この
偶数フィールド期間には、メモリ（２）から読み出され
たパターンデータ＆門シフトレジスタ（３Ｒ）にロード
され、メモリ（８）から読み出されたパターンデータが
レジスタ（３Ｄ）にロードされる。

また、この場合、偶数フィールド期間には、ラインアド
レスＡｉｒは奇数フィールド期間よりも１だけ大きく、
偶数フィールド期間の値ｎは奇数フィールド期間の値（
ｎ＋１）に対応するので、レジスタ（３Ｄ）　、（３Ｒ
）にロードされているＡｙ＝（ｎ−１）のパター／デー
タ及びＡｙ　＝　ｎのパターンデータは、奇数フィール
ド期間におけるＡｙ　＝　ｎのパターンデータ及びＡｙ
　＝　ｎ　＋ｌのパター７データに等しい。

すなわち、レジスタ（３Ｄ）　、（３Ｒ）には、やはり
表示データＤＤ及び比較データＬ）Ｒがロードされたこ
とになる。

従って、処理回路（４）からはハーフドラ）　Ｄｈを有
する輝度信号が取り出されてＣＲＴディスプレイ（５）
に供給される。

このように、期間Ｔｐの期間Ｔｐｂにはパター／メモリ
（２）からパターンデータを読み出し、期間Ｔｐｆには
バッファメモリ（８）からパターンデータを読み出して
スムージング処理が行われる。

そして、この場合、期間Ｔｐの期間Ｔｐｆに、ゲート（
７）によりメモリ皮）はメモリ（８）及びレジスタ（３
Ｄ）、（３凡）から切り離され、この期間’Ｉ’ｐｆに
Ｃ，ＰＵ（１）がメモリ（２）をアクセスする。

こうして、この発明においては、期間Ｔｐの期間Ｔｐｂ
にはパターンメモリ（２）からパター７データを読み出
し、期間Ｔｐｆ七はバッファメモリ（８）からパターン
データな読み出してスムージング処理が行われるので、
期間ＴｐｆにＣＰ　Ｕ　（１）がメモリ（２）をアクセ
スすることができ、従って、ＣＰＵ（１）の待ち時間を
大幅に少なくできる。

また、メモリ（２）は、第６図及び第７図の場合と同じ
ものでよく、特別に＾速のものを必要としないので、コ
ストアップとならない。

なお、上述においては、メモリ（２）のパターンデータ
のビットイメージをＣＲＴディスプレイ（５）に表示す
る場合であるが、メモリ（２）に表示用のデータどして
キャラクタコードな書き込み、このキャラクタコードな
キャラクタジェネレータに供給して対応するキャラクタ
を表示する場合には、そのキャラクタジェネレータを、
ゲート（７）と、メモリ（８）及びレジスタ（３Ｄ　）
　、（３Ｒ）との間のパスラインに設ければよい。

また、いずれのフィールド期間においても、メモリ（２
）からのパターンデータをレジスタ（３Ｄ）にロードし
、メモリ（８）からのパターンデータをレジスタ（３Ｒ
）にロードすると共に、奇数フィールド期間には、レジ
スタ（３Ｄ）のパターンデータを表示データＤＤとみな
し、レジスタ（３Ｒ）のパターンデータを比較データＤ
ａとみなし、偶数フィールド期間には、レジスタ（３Ｄ
）のパターンデータを比軟データＬ）Ｒとみなし、レジ
スタ（３Ｒ）のパターンデータを表示データＤＤとみな
し℃スムージング処理を行ってもよい。

さらに、スムージング処理のフォーマットも、第５図の
例に限らない。

発明の効果ＣＰＵの待ち時間を大幅に短縮できる。しかも、コスト
アップが＃１とんどない。

【図面の簡単な説明】

第１図〜第７＠、第９図、第１θ図はこの発明を説明す
るための図、第８図はこの発明の一例の系統図である。（１１はＣＰＵ、（２）はパターンメモリ、（３Ｄ）　
、（３Ｒ）はシフトレジスタ、（４）はスムージング処
理回路、（８）はバックアメモリである。

Claims

【特許請求の範囲】

１２４７分のバックアメモリを有し、メモリからの表示
用のデータを上記バッファメモリに誉き込むと共に、こ
のバッファメモリから１水平期間前に書き込まれた表示
用のデータを時分割式に読み出し、この読み出された表
示用のデータと、上記書き込まれる表示用のデータとか
らスムージング処理を行うようにした表示装置。