JPS5895422A - アナログ−デイジタル変換回路 - Google Patents
アナログ−デイジタル変換回路Info
- Publication number
- JPS5895422A JPS5895422A JP56193802A JP19380281A JPS5895422A JP S5895422 A JPS5895422 A JP S5895422A JP 56193802 A JP56193802 A JP 56193802A JP 19380281 A JP19380281 A JP 19380281A JP S5895422 A JPS5895422 A JP S5895422A
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- JP
- Japan
- Prior art keywords
- comparator
- integrator
- output
- analog
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術的背景
この発明は例えば −−
計測組機」等に用いられるアナログーディノタル（Ａ−
Ｄ）変換回路に関する。
Ｄ）変換回路に関する。
発明の技術的背景とその問題点
一般に、Ａ−Ｄコンバータを構成する場合、Ｄ−Ａコン
バータを基にした比較方式の回路が用いられている。辷
のような回路においては、Ａ−Ｄコンバータの精度は、
Ｄ−Ａコンバータの精度および比較器のオフセット電圧
で決まる。したがって、Ｄ−Ａコンバータおよび比較器
の精度を上げる必要がある。しかし、この回路をモノリ
シック化する場合、Ｄ−Ａコンバータの精度を上げるた
めにはトリミング等の特殊なプロセスが必要となシ、量
産性が悪くなるとともにコストが高くなる欠点がある。
バータを基にした比較方式の回路が用いられている。辷
のような回路においては、Ａ−Ｄコンバータの精度は、
Ｄ−Ａコンバータの精度および比較器のオフセット電圧
で決まる。したがって、Ｄ−Ａコンバータおよび比較器
の精度を上げる必要がある。しかし、この回路をモノリ
シック化する場合、Ｄ−Ａコンバータの精度を上げるた
めにはトリミング等の特殊なプロセスが必要となシ、量
産性が悪くなるとともにコストが高くなる欠点がある。
第１図は、上述した欠点を除去できるディアル傾斜形積
分Ａ−Ｄ変換回路で、比較的高精度な出力が容易に得ら
れる積分器を用いて回路を構成したものである。図にお
いて、１１は積分器、１２はゼロクロスコン／ＩＰレー
タ、１３はバイナリ−カウンタ、８１ ｒ ｓ＝はスイ
ッチ、Ｊ＋Ｒ２は抵抗、Ｄはダイオード、Ｃはコンデン
サ、Ｄｚはツェナーダイオード、Ｎ０Ｔ１ ＊ Ｎ０Ｔ
２はインバータ、Ｂ、 ｌ Ｂ２はドライバ、ＮＡＮＤ
はナンドダート、ｖｌはアナログ入力電圧、Ｖｒｅｆは
基準電圧、ＣＰはクロックパルス、ＲＰはりセラトノ９
ルス、Ｄｏｔ＋ｔハディジタル出力である。
分Ａ−Ｄ変換回路で、比較的高精度な出力が容易に得ら
れる積分器を用いて回路を構成したものである。図にお
いて、１１は積分器、１２はゼロクロスコン／ＩＰレー
タ、１３はバイナリ−カウンタ、８１ ｒ ｓ＝はスイ
ッチ、Ｊ＋Ｒ２は抵抗、Ｄはダイオード、Ｃはコンデン
サ、Ｄｚはツェナーダイオード、Ｎ０Ｔ１ ＊ Ｎ０Ｔ
２はインバータ、Ｂ、 ｌ Ｂ２はドライバ、ＮＡＮＤ
はナンドダート、ｖｌはアナログ入力電圧、Ｖｒｅｆは
基準電圧、ＣＰはクロックパルス、ＲＰはりセラトノ９
ルス、Ｄｏｔ＋ｔハディジタル出力である。
次に、上記第１図のＡ−Ｄコンバータの動作について説
明する。スイッチ８１ ｙ Ｊはノ（イナリカウンタ１
３の最大桁ａｎの信号によジオンまたはオフ状態に駆動
される。このＡ−Ｄコンバータは、まず最初の一定時間
にアナログ入力電圧Ｖｌを積分器１）で積分し、次に、
定電流（Ｖｒｅｆ／Ｒ＋）回路によって放電させる。そ
して、この放電時間が入力電圧ｖｌに比例するので、こ
の時間のクロックパルスＣＰを計数することによシディ
ジタル出力ＤＯＬＩＴを得るものである。
明する。スイッチ８１ ｙ Ｊはノ（イナリカウンタ１
３の最大桁ａｎの信号によジオンまたはオフ状態に駆動
される。このＡ−Ｄコンバータは、まず最初の一定時間
にアナログ入力電圧Ｖｌを積分器１）で積分し、次に、
定電流（Ｖｒｅｆ／Ｒ＋）回路によって放電させる。そ
して、この放電時間が入力電圧ｖｌに比例するので、こ
の時間のクロックパルスＣＰを計数することによシディ
ジタル出力ＤＯＬＩＴを得るものである。
しかし、このような構成では、ゼロクロスコンノ４’レ
ータ１２の遅れが誤差の原因となるうえ、変換速度の高
速化が難しい欠点がある。
ータ１２の遅れが誤差の原因となるうえ、変換速度の高
速化が難しい欠点がある。
発明の目的
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、特殊な技術を必要とせず、高
精度で且つ高速動作が可能なアナログーディソタル変換
回路を提供することである。
その目的とするところは、特殊な技術を必要とせず、高
精度で且つ高速動作が可能なアナログーディソタル変換
回路を提供することである。
発明の概要
すなわち、この発明においては、スイッチの切換操作に
よシ接地電位よシ低いレベルから積分スロープを得る積
分器の出力を、第１．第２のコンパレータに供給し、こ
の出力を第１の動作側に第１のコン・やレータで接地電
位より低い所定の電位と比較するとともに第２のコ／・
９レータで接地電位と比較し、この間の・ぐルス数をダ
ウンカウントし、第２の動作側で上記積分器の出力を第
１のコン・母レータで接地電位よシ低い所定の電位と比
較するとともに第２のコン・臂レータで接地電位と比較
し、この間の・２ルス数をアップカウントすることによ
シアナログ入力をディジタル出力に変換するものである
。
よシ接地電位よシ低いレベルから積分スロープを得る積
分器の出力を、第１．第２のコンパレータに供給し、こ
の出力を第１の動作側に第１のコン・やレータで接地電
位より低い所定の電位と比較するとともに第２のコ／・
９レータで接地電位と比較し、この間の・ぐルス数をダ
ウンカウントし、第２の動作側で上記積分器の出力を第
１のコン・母レータで接地電位よシ低い所定の電位と比
較するとともに第２のコン・臂レータで接地電位と比較
し、この間の・２ルス数をアップカウントすることによ
シアナログ入力をディジタル出力に変換するものである
。
発明の実施例
以下、この発明の一実施例について図面を参照して説明
する。第２図はその構成を示すブロック図で、電源−Ｖ
、と接地点間に接続された抵抗Ｒで所定の電圧に分圧さ
れた電圧をスイッチＳＷ４および抵抗Ｒ１を介して積分
器１４の反転入力端（へ）に供給する。ここで、抵抗Ｒ
は可変抵抗で積分出力のスケールに合わせて適宜設定さ
れる。上記積分器１４の非反転入力端（ト）はスイッチ
ＳＷｌを介して接地されるとともにｓｗ２を介して負の
電圧源θに接続される。上記積分器１４の出力端と反転
入力端←）との間にはコンデンサＣＩおよびスイッチＳ
Ｗ３が湛列接続される。そして、上記積分器１４の出力
信号ＩＮＴＯυ丁は、一方の入力端が基準電圧源−ＶＣ
に接続された第１の比較器１５に供給されろとともに、
一方の入力端にマルチプレクサ回路１７の切換操作によ
シアナログ入力信号ＡＩＮ ｈるいは基準電圧源−ｖ電
接地電位ＧＮＤが供給される第２の比較器１７に供給さ
れる。上記マルチプレクサ回路１７はコントロール回路
１８によってスイッチング状態が制御される。上記比較
器１５．１６の出力は発振器Ｏ８Ｃからクロックパルス
が供給されるコントロール回路１８に供給され、その出
力がアップダウンカウンタ１９に供給されて計数され、
ディジタル出力Ｉ）ｏｕＴを得るようにしてノ収る。
する。第２図はその構成を示すブロック図で、電源−Ｖ
、と接地点間に接続された抵抗Ｒで所定の電圧に分圧さ
れた電圧をスイッチＳＷ４および抵抗Ｒ１を介して積分
器１４の反転入力端（へ）に供給する。ここで、抵抗Ｒ
は可変抵抗で積分出力のスケールに合わせて適宜設定さ
れる。上記積分器１４の非反転入力端（ト）はスイッチ
ＳＷｌを介して接地されるとともにｓｗ２を介して負の
電圧源θに接続される。上記積分器１４の出力端と反転
入力端←）との間にはコンデンサＣＩおよびスイッチＳ
Ｗ３が湛列接続される。そして、上記積分器１４の出力
信号ＩＮＴＯυ丁は、一方の入力端が基準電圧源−ＶＣ
に接続された第１の比較器１５に供給されろとともに、
一方の入力端にマルチプレクサ回路１７の切換操作によ
シアナログ入力信号ＡＩＮ ｈるいは基準電圧源−ｖ電
接地電位ＧＮＤが供給される第２の比較器１７に供給さ
れる。上記マルチプレクサ回路１７はコントロール回路
１８によってスイッチング状態が制御される。上記比較
器１５．１６の出力は発振器Ｏ８Ｃからクロックパルス
が供給されるコントロール回路１８に供給され、その出
力がアップダウンカウンタ１９に供給されて計数され、
ディジタル出力Ｉ）ｏｕＴを得るようにしてノ収る。
第３図は、上記第２図の回路の具体的な構成を示すもの
で、同−符号部がそれぞれ対応している。図において、
ＳＴＣは変換命令信号、ＯＲはオフ’ｒ−ト、２０は／
７ ｒ−） ＮＯＲ，、Ｎ０Ｒ１から成るフリップフ
ロツノ、２１．２２は単安定マルチバイブレータ、Ｎ０
ＴＢ ＋ Ｎ０Ｔ４はインバータ、２３．２４はフリッ
プフロツノ、ＡＮＤ 、 −ＡＮＤ４はアンドグー）、
ＮＯＲはノアダートである。
で、同−符号部がそれぞれ対応している。図において、
ＳＴＣは変換命令信号、ＯＲはオフ’ｒ−ト、２０は／
７ ｒ−） ＮＯＲ，、Ｎ０Ｒ１から成るフリップフ
ロツノ、２１．２２は単安定マルチバイブレータ、Ｎ０
ＴＢ ＋ Ｎ０Ｔ４はインバータ、２３．２４はフリッ
プフロツノ、ＡＮＤ 、 −ＡＮＤ４はアンドグー）、
ＮＯＲはノアダートである。
次に、上記のような構成において第４図のタイミングチ
ャートを用いて動作を説明する。変換命令信号ＳＴＣが
ハイレベルになると、スイッチＳ Ｗ４ ＊ Ｓ Ｗｌ
がオフ状態、ｓｗ２．ｓｗ、がオン状態となシ、積分器
１４は？ルテージフォローとなる。
ャートを用いて動作を説明する。変換命令信号ＳＴＣが
ハイレベルになると、スイッチＳ Ｗ４ ＊ Ｓ Ｗｌ
がオフ状態、ｓｗ２．ｓｗ、がオン状態となシ、積分器
１４は？ルテージフォローとなる。
したがって、積分器１４の出力Ｉ ＮＴ ｏｕＴはθレ
ベルに立ち下がる。このｅレベルは、例えば集積回路マ
イナス電源ＶＣより低いレベルに設定する。
ベルに立ち下がる。このｅレベルは、例えば集積回路マ
イナス電源ＶＣより低いレベルに設定する。
この時アップダウンカウンタ１９をリセットする。そし
て、上記積分器１４の出力ＩＮＴＯＵＴのレベルが基準
電源Ｖｃレベルを超えると同時に、スイッチｓｗ、、ｓ
ｗ、がオン状態、ＳＷ冨、ｓｗ３がオフ状態となり、Ｒ
ＩｃＩの横分定数と抵抗Ｒで分圧された電圧とによりプ
ラススローノの積分を開始する。そしてこの積分出力Ｉ
ＮＴｏｕｔが−Ｖ、に達するとアップダウンカウンタ１
９がダウンカウントを開始する。次に、秋分出力ＩＮＴ
ＯＵＴが接地電位ＧＮＤを超えると比較器１６の出力が
反転し、ダウンカウントを停止する。したがって、積分
器１４は前述した？ルテーノフォローになる。
て、上記積分器１４の出力ＩＮＴＯＵＴのレベルが基準
電源Ｖｃレベルを超えると同時に、スイッチｓｗ、、ｓ
ｗ、がオン状態、ＳＷ冨、ｓｗ３がオフ状態となり、Ｒ
ＩｃＩの横分定数と抵抗Ｒで分圧された電圧とによりプ
ラススローノの積分を開始する。そしてこの積分出力Ｉ
ＮＴｏｕｔが−Ｖ、に達するとアップダウンカウンタ１
９がダウンカウントを開始する。次に、秋分出力ＩＮＴ
ＯＵＴが接地電位ＧＮＤを超えると比較器１６の出力が
反転し、ダウンカウントを停止する。したがって、積分
器１４は前述した？ルテーノフォローになる。
同様にして積分出力ＩＮＴｏｏｒを−Ｖｃレベルまで低
下させてから第２積分動作を開始し、出力ＩＮＴＯＵＴ
が−ＶＲレベルを超えるとアップダウンカウンタ１９が
アップカウントを開始する。そして、この出力ＩＮＴｏ
ｖＴがアナログ入力レベルＡＩＮに達すると同時にアッ
プカウントを停止する。
下させてから第２積分動作を開始し、出力ＩＮＴＯＵＴ
が−ＶＲレベルを超えるとアップダウンカウンタ１９が
アップカウントを開始する。そして、この出力ＩＮＴｏ
ｖＴがアナログ入力レベルＡＩＮに達すると同時にアッ
プカウントを停止する。
そして、上記アップダウンカウンタ１９の出力Ｉ）ｏｕ
ｔをディジタル出力として得る。
ｔをディジタル出力として得る。
このような構成によれば、積分器を使用しているため直
線性が良く、他の変換方式で問題となる比較器のオフセ
ット電圧が出力に無関係であるため高精度な出力が得ら
れ、且つ比較器の遅れ時間の影替がないためディソタル
回路部の高速化だけで比較的高速の変換が可能となる。
線性が良く、他の変換方式で問題となる比較器のオフセ
ット電圧が出力に無関係であるため高精度な出力が得ら
れ、且つ比較器の遅れ時間の影替がないためディソタル
回路部の高速化だけで比較的高速の変換が可能となる。
発明の詳細
な説明したようにこの発明によれば、トリガ
ミンク等の特殊な技術を必要としないので量産７容易で
低コスト化でき、高精度で高速動作が可能なアナログ−
ディジタル変換回路が得られる。
低コスト化でき、高精度で高速動作が可能なアナログ−
ディジタル変換回路が得られる。
第１図は従来のディアル傾斜形積分Ａ−Ｄ変換回路を示
す図、第２図はこの発明の一実施例に係るアナログ−デ
ィジタル変換回路を示すブロック図、第３図は上記第２
図の回路の具体的な構成例を示す回路図、第４図は上記
第３図の回路のタイミングチャートである。 １４・・・積分器、１５．１６・・・比較器、１９・・
・アップダウンカウンタ、Ｏ８Ｃ・・・発振器、ＳＴＣ
・・・変換命令信号、ＡＩＮ・・・アナログ入力信号、
Ｉ）ｏｕｔ・・・ディジタル出力信号、ＧＮＤ−・・接
地電位、−ｖＲｌ−Ｖｃ・・・基準電位。 出願人代理人 弁理士 鈴 江 武 彦ＯＵＴ ＯＵＴ
す図、第２図はこの発明の一実施例に係るアナログ−デ
ィジタル変換回路を示すブロック図、第３図は上記第２
図の回路の具体的な構成例を示す回路図、第４図は上記
第３図の回路のタイミングチャートである。 １４・・・積分器、１５．１６・・・比較器、１９・・
・アップダウンカウンタ、Ｏ８Ｃ・・・発振器、ＳＴＣ
・・・変換命令信号、ＡＩＮ・・・アナログ入力信号、
Ｉ）ｏｕｔ・・・ディジタル出力信号、ＧＮＤ−・・接
地電位、−ｖＲｌ−Ｖｃ・・・基準電位。 出願人代理人 弁理士 鈴 江 武 彦ＯＵＴ ＯＵＴ
Claims (1)
- スイッチの切換操作によシ所定の積分スロー、 ゾを得
る積分器と、上記積分器の出力レベルを接地電位よシも
低い第１の基準電位と比較する第１の比較器と、上記積
分器の出力レベルをスイッチの切換操作によシアナログ
入力レベル、接地電位あるいは接地電位よシも低い第２
の基準電位と比較する第２の比較器と、上記第１゜第２
の比較器の出力が供給されるコントロール回路と、上記
コントロール回路から出力されるアナログ入力に対応し
たクロックパルスを計数するカウンタとを具備すること
を特徴とするアナログ−ディジタル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193802A JPS5895422A (ja) | 1981-12-02 | 1981-12-02 | アナログ−デイジタル変換回路 |
| US06/442,589 US4565992A (en) | 1981-12-02 | 1982-11-18 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193802A JPS5895422A (ja) | 1981-12-02 | 1981-12-02 | アナログ−デイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895422A true JPS5895422A (ja) | 1983-06-07 |
Family
ID=16314012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56193802A Pending JPS5895422A (ja) | 1981-12-02 | 1981-12-02 | アナログ−デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202939U (ja) * | 1985-06-10 | 1986-12-20 |
-
1981
- 1981-12-02 JP JP56193802A patent/JPS5895422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202939U (ja) * | 1985-06-10 | 1986-12-20 |
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