JPS5895836A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS5895836A JPS5895836A JP56192857A JP19285781A JPS5895836A JP S5895836 A JPS5895836 A JP S5895836A JP 56192857 A JP56192857 A JP 56192857A JP 19285781 A JP19285781 A JP 19285781A JP S5895836 A JPS5895836 A JP S5895836A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- supporting region
- single crystal
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誘電体絶縁分離構造のチップを用いた半導体集
積回路の製造方法に関するものである。
積回路の製造方法に関するものである。
誘電体絶縁分離構造（以下、ＤＩと略記）のチップはＤ
Ｉ基板から所定の大きさに切断して得たもので、切断す
る前に各単結晶半導体島領域に公知の不純物選択拡散法
を用いて回路素子が形成されている。この拡散時点で、
ＤＩ基板が湾曲していると高精度をもって選択拡散を行
い侍す、集積率が低下したり、特性が低下するので、Ｄ
Ｉ基板はできるだけ平坦性の良いものが要求されている
。
Ｉ基板から所定の大きさに切断して得たもので、切断す
る前に各単結晶半導体島領域に公知の不純物選択拡散法
を用いて回路素子が形成されている。この拡散時点で、
ＤＩ基板が湾曲していると高精度をもって選択拡散を行
い侍す、集積率が低下したり、特性が低下するので、Ｄ
Ｉ基板はできるだけ平坦性の良いものが要求されている
。
平坦度を向上させる技術として、ＤＩ基板の支持穎域を
多結晶半導体層からなる部分と多結晶半導体層とシリコ
ン酸化膜を交互に積層した部分から構成させるものがあ
る。積層部分はＤＩ基板において、各単結晶半導体島領
域の反対側に設けられており、シリコン酸化膜の低膨張
性を利用して単結晶半導体と多結晶半導体の熱膨張差に
よる湾曲を補償して、湾曲を解消するのである。
多結晶半導体層からなる部分と多結晶半導体層とシリコ
ン酸化膜を交互に積層した部分から構成させるものがあ
る。積層部分はＤＩ基板において、各単結晶半導体島領
域の反対側に設けられており、シリコン酸化膜の低膨張
性を利用して単結晶半導体と多結晶半導体の熱膨張差に
よる湾曲を補償して、湾曲を解消するのである。
ところが、積層部を支持台に接着してパッケージングし
て用いると、放熱性が低く、また、接着部で接着材が熱
疲労する問題があった。
て用いると、放熱性が低く、また、接着部で接着材が熱
疲労する問題があった。
そこで、その原因を検討したところ、次の事実が解った
。即ち、ＤＩチップの接着部には凹凸があり、凹部にお
いて、接着されておらず、この非接着個所は放熱面積を
減少させているとともに、その周囲の接着材にかなシの
熱応力が加わって、ここで熱疲労を起していた。上記凹
凸は、ＤＩ基板を作る工程で、不可欠に出来るもので、
各単結。
。即ち、ＤＩチップの接着部には凹凸があり、凹部にお
いて、接着されておらず、この非接着個所は放熱面積を
減少させているとともに、その周囲の接着材にかなシの
熱応力が加わって、ここで熱疲労を起していた。上記凹
凸は、ＤＩ基板を作る工程で、不可欠に出来るもので、
各単結。
晶半導体島領域を作る分離溝パターンに対応するもので
ある。即ち、分離溝が多結晶半導体層や積層部によって
充分埋められていないことによって生じているのである
。分離溝の跡をなくすためには必要以上に多結１半導体
層や積層部を厚くしなければならず、製作に手間どるだ
けでなく、かえって湾曲修正精度が失われて平坦性が得
られなくなる問題が起る。
ある。即ち、分離溝が多結晶半導体層や積層部によって
充分埋められていないことによって生じているのである
。分離溝の跡をなくすためには必要以上に多結１半導体
層や積層部を厚くしなければならず、製作に手間どるだ
けでなく、かえって湾曲修正精度が失われて平坦性が得
られなくなる問題が起る。
それゆえ、本発明の目的は、簡単にＤＩチップを得るこ
とができ、しかも、放熱性が良好で、接着材の熱疲労の
問題のない半導体集積回路の製造方法を提供するにある
。
とができ、しかも、放熱性が良好で、接着材の熱疲労の
問題のない半導体集積回路の製造方法を提供するにある
。
本発明の芦許とするとにろはＤＩ基板からＤＩチップに
切断する前に積層部を除去して支持領域を多結晶半導体
層のみとして平坦面を得、この平坦面を支持台に接着す
゛ることにある。
切断する前に積層部を除去して支持領域を多結晶半導体
層のみとして平坦面を得、この平坦面を支持台に接着す
゛ることにある。
以下、図面に示す実施例に基づいて本発明を説明する。
第１図において、１は出発母材であるｎ型単結晶シリコ
ンウェハで、上面には分離溝２が形成されてい゛る。そ
して、分離溝２を含め、上面上に公知の熱酸化法により
シリコン酸化膜３が誘電体絶縁分離膜として設けられ、
その上に支持領域４が、公知の気相成長法を用いて形成
される。支持領域４は厚い多結晶シリコン層のみの部分
４ａと、薄い多結晶シリコン層４ｂとシリコン酸化膜４
Ｃの交互積層部４ｄから構成されている。支持領域４の
最上面４ｅは分離溝２があるため、分離溝２の形に対応
した凹凸が存在してい・る。この段階で、ＤＩ基板５は
湾曲がほとんど存在しない。それは、積層部４ｄにより
湾曲が修正されているためである。次に、ｎ型単結晶シ
リコンウェハ１が下面から一点＠線Ａで示す位置まで研
磨除去される。この結果、ｎ型単結晶シリコン島領域１
ａが複・数個形成される。各ｎ型単結晶シリコン島領域
１ａには公知の不純物選択拡散法を用いて所定のパター
ンで不純物が拡散され、回路素子が形成される。
ンウェハで、上面には分離溝２が形成されてい゛る。そ
して、分離溝２を含め、上面上に公知の熱酸化法により
シリコン酸化膜３が誘電体絶縁分離膜として設けられ、
その上に支持領域４が、公知の気相成長法を用いて形成
される。支持領域４は厚い多結晶シリコン層のみの部分
４ａと、薄い多結晶シリコン層４ｂとシリコン酸化膜４
Ｃの交互積層部４ｄから構成されている。支持領域４の
最上面４ｅは分離溝２があるため、分離溝２の形に対応
した凹凸が存在してい・る。この段階で、ＤＩ基板５は
湾曲がほとんど存在しない。それは、積層部４ｄにより
湾曲が修正されているためである。次に、ｎ型単結晶シ
リコンウェハ１が下面から一点＠線Ａで示す位置まで研
磨除去される。この結果、ｎ型単結晶シリコン島領域１
ａが複・数個形成される。各ｎ型単結晶シリコン島領域
１ａには公知の不純物選択拡散法を用いて所定のパター
ンで不純物が拡散され、回路素子が形成される。
この工〜程は約１２００ｔ：’の高温、酸化雰囲気中で
行われるが、ＤＩ基板５は湾曲せず、平坦性は維持され
ている。この状態で、ＤＩ基板５の各単結晶シリコン島
領域１ａに所定の表面安定化処理、配線処理等を施して
から、支持領域４を最上面４ｅ側から一点鎖線Ｂで示す
位置まで除去し、積層部４ｄのない、多結晶シリコン層
４ａのみとする。
行われるが、ＤＩ基板５は湾曲せず、平坦性は維持され
ている。この状態で、ＤＩ基板５の各単結晶シリコン島
領域１ａに所定の表面安定化処理、配線処理等を施して
から、支持領域４を最上面４ｅ側から一点鎖線Ｂで示す
位置まで除去し、積層部４ｄのない、多結晶シリコン層
４ａのみとする。
次に、各単結晶シリコン島領域１°ａ側の最終保護膜の
一部をエツチング除去して、配線を露出させ”る。そし
て、点線で示すように、ＤＩ基板５を切断してｌ）Ｉチ
ップを得る。
一部をエツチング除去して、配線を露出させ”る。そし
て、点線で示すように、ＤＩ基板５を切断してｌ）Ｉチ
ップを得る。
第２図は以上の様にして得たＤＩチップ６をセラミック
パッケージ７に封止した状態を示してい１へ る。セラミックパッケージ７は接着材８によりＤＩチッ
プ６を載置する支持台７ａと蓋体７ｂからなるもので、
気密窒間９を形成している。ＤＩチップ６の各単結晶シ
リコン島領域１ａに形成した不純物拡散領域は省略され
ている。ｌＯは表面安定化膜（保護膜）で１１は配線で
ある。配線１１とセラミックパッケージ７上の配線１２
とポンディングワイヤ１３で接続されている。
パッケージ７に封止した状態を示してい１へ る。セラミックパッケージ７は接着材８によりＤＩチッ
プ６を載置する支持台７ａと蓋体７ｂからなるもので、
気密窒間９を形成している。ＤＩチップ６の各単結晶シ
リコン島領域１ａに形成した不純物拡散領域は省略され
ている。ｌＯは表面安定化膜（保護膜）で１１は配線で
ある。配線１１とセラミックパッケージ７上の配線１２
とポンディングワイヤ１３で接続されている。
ＤＩチップ６は多結晶シリコン層４ａが支持台７ａに接
着される構造を持ち、多結晶シリコン層４ａの接着面は
平坦面になっている。このため、放熱面積、接着面積は
従来例に較べて増加しており、冷却効果が良いばかりで
なく、接着材の局部に熱応力が加わることはないので、
熱疲労による寿命低下は避けられる。ＤＩ基板が平坦な
状態で不純物拡散が行われるので、拡散精度は高く、集
積率の高いＤＩチップ６を簡単に得ることができる。
着される構造を持ち、多結晶シリコン層４ａの接着面は
平坦面になっている。このため、放熱面積、接着面積は
従来例に較べて増加しており、冷却効果が良いばかりで
なく、接着材の局部に熱応力が加わることはないので、
熱疲労による寿命低下は避けられる。ＤＩ基板が平坦な
状態で不純物拡散が行われるので、拡散精度は高く、集
積率の高いＤＩチップ６を簡単に得ることができる。
第１図は本発明半導体集積回路の製造方法の一実施例を
示すＤＩ基板の部分的縦断面図、第２図は本発明によっ
て得た半導体集積回路を示す部分的縦断面図である。 １・・・ｎ型単結晶シリコンウェハ、１ａ・・・単結晶
シリコン島領域、２・・・分離溝、３．４Ｃ・・・シリ
コン酸化膜、４・・・支持領域、４ａ、４ｂ・・・多結
晶シリコン層、４ｄ・・・交互積層部、４ｅ・・・最上
面、・５・・・ＤＩ基板、６−・・ＤＩチップ、７・・
・セラミックパッケージ、７ａ・・・支持台、７ｂ・・
・蓋体、８・・・接着材、９・・・気密゛空間、１０・
・・表面安定化膜、１１．’１２第１図 第２図
示すＤＩ基板の部分的縦断面図、第２図は本発明によっ
て得た半導体集積回路を示す部分的縦断面図である。 １・・・ｎ型単結晶シリコンウェハ、１ａ・・・単結晶
シリコン島領域、２・・・分離溝、３．４Ｃ・・・シリ
コン酸化膜、４・・・支持領域、４ａ、４ｂ・・・多結
晶シリコン層、４ｄ・・・交互積層部、４ｅ・・・最上
面、・５・・・ＤＩ基板、６−・・ＤＩチップ、７・・
・セラミックパッケージ、７ａ・・・支持台、７ｂ・・
・蓋体、８・・・接着材、９・・・気密゛空間、１０・
・・表面安定化膜、１１．’１２第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、下記の工程を有する半導体集積回路の製造方法。 ａ、支持領域が多結晶半導体層からなる部分と多結晶半
導体層とシリコン酸化膜を交互に積層した部分からなり
、該積層部分が複数個の単結晶半導体島領域を有してい
る側とは反対側にある誘電体絶縁分離構造の基板を件名
工程。 ｂ、上記基板の各単結晶半導体島領域に不純警拡散によ
り所定の回路素子を形成する工程。 Ｃ６上記基板の積層部分を除去し、支持領域を多結晶半
導体層のみとする工程。 ｄ、上記基板を所定の大きさのチップに切断する工程。 ｅ、上記チップの支持領域側を支持台に接着する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192857A JPS5895836A (ja) | 1981-12-02 | 1981-12-02 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192857A JPS5895836A (ja) | 1981-12-02 | 1981-12-02 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895836A true JPS5895836A (ja) | 1983-06-07 |
| JPS6153857B2 JPS6153857B2 (ja) | 1986-11-19 |
Family
ID=16298121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192857A Granted JPS5895836A (ja) | 1981-12-02 | 1981-12-02 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
-
1981
- 1981-12-02 JP JP56192857A patent/JPS5895836A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081061A (en) * | 1990-02-23 | 1992-01-14 | Harris Corporation | Manufacturing ultra-thin dielectrically isolated wafers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153857B2 (ja) | 1986-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3033412B2 (ja) | 半導体装置の製造方法 | |
| JPH01315159A (ja) | 誘電体分離半導体基板とその製造方法 | |
| JPH1064901A (ja) | 半導体チップパッケージ素子 | |
| US3624467A (en) | Monolithic integrated-circuit structure and method of fabrication | |
| JPH0799239A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS6351378B2 (ja) | ||
| US3902936A (en) | Germanium bonded silicon substrate and method of manufacture | |
| JPH046875A (ja) | シリコンウェーハ | |
| JPS5895836A (ja) | 半導体集積回路の製造方法 | |
| JP2763107B2 (ja) | 誘電体分離半導体基板およびその製造方法 | |
| JPS6152572B2 (ja) | ||
| JP2007095951A (ja) | 半導体基板およびその製造方法 | |
| JPH0758675B2 (ja) | 半導体装置における基板の製造方法 | |
| JPS59104139A (ja) | 半導体集積回路装置 | |
| JPS62124753A (ja) | 絶縁層分離基板の製法 | |
| JPS5821854A (ja) | 半導体回路素子 | |
| JPS61144037A (ja) | 半導体装置およびその製造方法 | |
| JPS58155739A (ja) | 半導体装置 | |
| JPS6248040A (ja) | 絶縁分離基板及びその製造方法 | |
| JPH0430449A (ja) | 半導体集積装置の製造方法 | |
| JPS5840337B2 (ja) | 半導体集積回路の製造方法 | |
| JP2914130B2 (ja) | 半導体装置 | |
| JPS5951543A (ja) | 集積回路用基板の製造方法 | |
| JPH07249680A (ja) | 誘電体分離基板及びその製造方法 | |
| JPS5918657A (ja) | 集積回路用基板の製造方法 |