JPH01268310A - クロック回路 - Google Patents
クロック回路Info
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- JPH01268310A JPH01268310A JP63097766A JP9776688A JPH01268310A JP H01268310 A JPH01268310 A JP H01268310A JP 63097766 A JP63097766 A JP 63097766A JP 9776688 A JP9776688 A JP 9776688A JP H01268310 A JPH01268310 A JP H01268310A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- logic gate
- input terminal
- output terminal
- inverter
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分野
従来の技術（第４．５．６．７図）
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
一実施例（第１．２．３図）
拡張
発明の効果
［概要］
半導体集積回路において用いられるクロック回路に関し
、 電源電圧が変動してもノンオーバラップを保障でき、か
つ、回路を小型化できるクロック回路を提供することを
目的とし、 第１論理ゲートの出力端子がインバータを介し第２論理
ゲートの一方の入力端子に接続され、第２論理ゲートの
出力端子がインバータを介し第１論理ゲートの一方の入
力端子に接続され、第１論理ゲートの他方の入力端子に
クロック信号を供給し、第２論理ゲートの他方の入力端
子に該クロック信号を反転した信号を供給した場合に、
第１論理ゲートの出力端子から取り出されるクロック信
号のパルス立ち上がり区間又はパルス立ち下がり区間と
第２論理ゲートの出力端子から取り出されるクロック信
号のパルス立ち下がり区間又はパルス立ち上がり区間と
が重ならないように、該インバータを多段接続して信号
伝播遅延させたクロック回路において、該インバータの
少なくとも１つを、ヒステリシス特性を有するシュミッ
トトリガ入力型インバータを用いて構成する。
、 電源電圧が変動してもノンオーバラップを保障でき、か
つ、回路を小型化できるクロック回路を提供することを
目的とし、 第１論理ゲートの出力端子がインバータを介し第２論理
ゲートの一方の入力端子に接続され、第２論理ゲートの
出力端子がインバータを介し第１論理ゲートの一方の入
力端子に接続され、第１論理ゲートの他方の入力端子に
クロック信号を供給し、第２論理ゲートの他方の入力端
子に該クロック信号を反転した信号を供給した場合に、
第１論理ゲートの出力端子から取り出されるクロック信
号のパルス立ち上がり区間又はパルス立ち下がり区間と
第２論理ゲートの出力端子から取り出されるクロック信
号のパルス立ち下がり区間又はパルス立ち上がり区間と
が重ならないように、該インバータを多段接続して信号
伝播遅延させたクロック回路において、該インバータの
少なくとも１つを、ヒステリシス特性を有するシュミッ
トトリガ入力型インバータを用いて構成する。
［産業上の利用針！ｌ！ｔ ］
本発明は半導体集積回路において用いられ、位相が互い
に反転し、かつ、パルスの立ち上がり区間と立ち下がり
区間とが互いに重なり合わないクロック信号を作成する
クロック回路に関する。
に反転し、かつ、パルスの立ち上がり区間と立ち下がり
区間とが互いに重なり合わないクロック信号を作成する
クロック回路に関する。
［従来の技術］
第５図及び第６図は従来のこの種のクロック回路を示す
。
。
第５図において、ｌＯはクロック信号入力端子であり、
１２．１４は位相が互いに反転したクロック信号の出力
端子である。
１２．１４は位相が互いに反転したクロック信号の出力
端子である。
このクロック回路はＲＳフリップフロップ１６を用いて
構成されている。ＲＳフリププフロツプ１６は、アンド
ゲート１８の出力端子がインバータ２０を介しアンドゲ
ート２２の一方の入力端子に接続され、アンドゲート２
２の出力端子がインバータ２４を介しアンドゲート１８
の一方の入力端子に接続されている。そして、入力端子
！ＯがアンドゲートＩ８の他方の入力端子に接続される
と共に、インバータ２６を介してアンドゲート２２の他
方の入力端子にも接続され、出力端子＋２．１４がそれ
ぞれアンドゲート１８．２２の出力端子に接続されてい
る。
構成されている。ＲＳフリププフロツプ１６は、アンド
ゲート１８の出力端子がインバータ２０を介しアンドゲ
ート２２の一方の入力端子に接続され、アンドゲート２
２の出力端子がインバータ２４を介しアンドゲート１８
の一方の入力端子に接続されている。そして、入力端子
！ＯがアンドゲートＩ８の他方の入力端子に接続される
と共に、インバータ２６を介してアンドゲート２２の他
方の入力端子にも接続され、出力端子＋２．１４がそれ
ぞれアンドゲート１８．２２の出力端子に接続されてい
る。
上記構成において、入力端子ＩＯをＨレベルにするとＲ
Ｓフリップフロップ１６がセットされて出力端子１２が
■］レベル、出力端子１４がＬレベルになり、入力端子
ＩＯをＬレベルにすると、ＲＳフリップフロップ！６が
リセットされて出力端ＰＩ２がＬレベル、出力端子１４
がＨレベルになる。したがって、第７図に示すクロック
信号Ｓを入力端子１０に供給すると、互いに位相が反転
しているクロック信号Ｑ、、Ｑ、がそれぞれ出力端子１
２．１４から得られる。
Ｓフリップフロップ１６がセットされて出力端子１２が
■］レベル、出力端子１４がＬレベルになり、入力端子
ＩＯをＬレベルにすると、ＲＳフリップフロップ！６が
リセットされて出力端ＰＩ２がＬレベル、出力端子１４
がＨレベルになる。したがって、第７図に示すクロック
信号Ｓを入力端子１０に供給すると、互いに位相が反転
しているクロック信号Ｑ、、Ｑ、がそれぞれ出力端子１
２．１４から得られる。
また、インバータ２０．２４の出力端子とアース間にそ
れぞれコンデンサＣＩ、 Ｃ２を接続して、適当な信号
伝播遅延時間を確保し、これらクロックｆｆｌ 号Ｑ
ｌ、Ｑ、の一方のパルス立ち上がり区間が他方のパルス
立ち下がり区間に重ならず、一方のパルス立ち下がり区
間が他方のパルス立ち上がり区間に市ならないこと（ノ
ンオーバラップ）を保障している。
れぞれコンデンサＣＩ、 Ｃ２を接続して、適当な信号
伝播遅延時間を確保し、これらクロックｆｆｌ 号Ｑ
ｌ、Ｑ、の一方のパルス立ち上がり区間が他方のパルス
立ち下がり区間に重ならず、一方のパルス立ち下がり区
間が他方のパルス立ち上がり区間に市ならないこと（ノ
ンオーバラップ）を保障している。
しかし、インバータ２０の内部抵抗とコンデンサＣ１と
により、及びインバータ２４の内部抵抗とコンデンサＣ
２とによりそれぞれＣＲ積分回路が構成されており、こ
れら内部抵抗は電源電圧の変動により変化するので、時
定数ＣＲも変化し、特に電源電圧が標準値から高い方へ
ずれるとノーオーバラップが保障されなくなる。
により、及びインバータ２４の内部抵抗とコンデンサＣ
２とによりそれぞれＣＲ積分回路が構成されており、こ
れら内部抵抗は電源電圧の変動により変化するので、時
定数ＣＲも変化し、特に電源電圧が標準値から高い方へ
ずれるとノーオーバラップが保障されなくなる。
そこで、これらコンデンサＣＩ、 Ｃ２を用いる代わり
に、第６図に示す如く、奇数個のインバータ２０ａ〜２
０ｅ及び２４ａ〜２４ｅを直列接続することにより、電
源電圧の変動に影響されない所望の信号遅延時間を確保
している。
に、第６図に示す如く、奇数個のインバータ２０ａ〜２
０ｅ及び２４ａ〜２４ｅを直列接続することにより、電
源電圧の変動に影響されない所望の信号遅延時間を確保
している。
［発明が解決しようとする課題］
しかし、個々のインバータの信号遅延時間は比較的小さ
いため、所望の信号伝播遅延時間を得るにはインバータ
を多段接続しなければならず、回路が過大になり、高集
積化の要請に反するという問題点があった。
いため、所望の信号伝播遅延時間を得るにはインバータ
を多段接続しなければならず、回路が過大になり、高集
積化の要請に反するという問題点があった。
本発明の目的は、上記問題点に鑑み、電源電圧が変動し
てもノンオーバラブプを保障でき、かつ、回路を小型化
できるクロック回路を提供することにある。
てもノンオーバラブプを保障でき、かつ、回路を小型化
できるクロック回路を提供することにある。
し課題を解決するための手段］
この目的を達成するために、本発明に係るクロック回路
では、インバータを介して第１論理ゲートの出力端子を
第２論理ゲートの一方の入力端子に接続し、同じくイン
バータを介して第２論理ゲートの出力端子を第１論理ゲ
ートの一方の入力端子に接続し、該インバータの少なく
とも１つを、ヒステリシス特性を有するシミツトトリガ
入力型インバータ用供成している。
では、インバータを介して第１論理ゲートの出力端子を
第２論理ゲートの一方の入力端子に接続し、同じくイン
バータを介して第２論理ゲートの出力端子を第１論理ゲ
ートの一方の入力端子に接続し、該インバータの少なく
とも１つを、ヒステリシス特性を有するシミツトトリガ
入力型インバータ用供成している。
このインバータは所望の信号伝播遅延時間を確保するた
めに多段接続されている。
めに多段接続されている。
所望の信号伝播遅延時間とは、第１論理ゲートの他方の
入力端子にクロック信号を供給し、第２論理ゲートの他
方の入力端子に該クロック信号を反転した信号を供給し
たときに、第１論理ゲートの出力端子から取り出される
クロック信号のパルス立し上がり区間又はパルス立ち下
がり区間と第２論理ゲートの出力端子から取り出される
クロック信号のパルス立ち下がり区間又はパルス立ち上
がり区間とが重ならないようにする信号伝播遅延時間で
ある。
入力端子にクロック信号を供給し、第２論理ゲートの他
方の入力端子に該クロック信号を反転した信号を供給し
たときに、第１論理ゲートの出力端子から取り出される
クロック信号のパルス立し上がり区間又はパルス立ち下
がり区間と第２論理ゲートの出力端子から取り出される
クロック信号のパルス立ち下がり区間又はパルス立ち上
がり区間とが重ならないようにする信号伝播遅延時間で
ある。
［作用］
通常のインバータは、第４図に示す如く、出力信号が反
転し始める人力信号の電圧値（閾値）が、１１レベル電
圧の半値であり、信号伝播遅延時間が比較的短い。これ
に対して、ヒステリシス特性を存するシミツトトリガ入
力型インバータでは、第３図に示す如く、この閾値が、
入力信号の立ち上がり時で該半値より高く、かつ、立ち
下がり時で該半値より低いので、信号伝播遅延時間が第
４図に示す場合よりも大きくなる。
転し始める人力信号の電圧値（閾値）が、１１レベル電
圧の半値であり、信号伝播遅延時間が比較的短い。これ
に対して、ヒステリシス特性を存するシミツトトリガ入
力型インバータでは、第３図に示す如く、この閾値が、
入力信号の立ち上がり時で該半値より高く、かつ、立ち
下がり時で該半値より低いので、信号伝播遅延時間が第
４図に示す場合よりも大きくなる。
本発明ではヒステリシス特性を有するシミツトトリガ入
力型インバータ用いているので、所望の信号遅延時間を
得るのに必要なインバータの個数は従来よりも少なくな
る。
力型インバータ用いているので、所望の信号遅延時間を
得るのに必要なインバータの個数は従来よりも少なくな
る。
［実施例コ
（＋）一実施例
図面に基づいて本発明の一実施例を説明する。
第１図は本発明の一実施例構成図であり、クロック回路
を示す。
を示す。
なお、第５．６図と同一構成要素には同一符号を付して
その説明を省略する。
その説明を省略する。
この実施例では、アンドゲート１８の出力端子とアンド
ゲート２２の一方の入力端子との間に、ヒステリシス特
性をａする３個（奇数個）のインバータ２ＯＡ、２０Ｂ
及び２０Ｇを直列接続している。同様に、アンドゲート
２２の出力端子とアントケート１８の一方の入力端子と
の間にヒステリシス特性を有するインバータ２４Ａ、２
４Ｂ及び２４Ｃを直列接続している。
ゲート２２の一方の入力端子との間に、ヒステリシス特
性をａする３個（奇数個）のインバータ２ＯＡ、２０Ｂ
及び２０Ｇを直列接続している。同様に、アンドゲート
２２の出力端子とアントケート１８の一方の入力端子と
の間にヒステリシス特性を有するインバータ２４Ａ、２
４Ｂ及び２４Ｃを直列接続している。
他の構成については第６図のむのと同一である。
次に、第２図を参照して上記の如く構成された本実施例
の動作を説明する。
の動作を説明する。
入力端子ＩＯへクロツタ信号Ｓ（第２図参照）を加える
と、このクロック信号Ｓがアンドゲート１８の一方の入
力端子に供給され、クロック信号Ｓをインバータ２６で
反転したクロック反転信号Ｒ（第２図参照）がアンドゲ
ート２２の一方の入力端子に供給される。アンドゲート
１８の他方の入力端子には後述する中間信号ＰＩ（第２
図参照）が供給され、クロック信号Ｓと中間信号Ｐ１の
論理積Ｑ、（第２図参照）が出力端子！２から取力出さ
れる。このクロック信号Ｑ１はインバータ２０Ａ、２０
Ｂ及び２０Ｇを通って反転遅延され、中間信号Ｐ、（第
２図参照）となってアンドゲート２２の他方の入力端子
へ供給される。アンドゲート２２からはこの中間信号Ｐ
ｔとクロック反転信号Ｒとの論理積Ｑ、（第２図参照）
が出力され、出力端子１４に取り出される。このクロッ
ク信号Ｑ、はインバータ２４Ａ、２４Ｂ及び２４Ｇを通
って上記中間信号Ｐ、（第２図参照）となる。
と、このクロック信号Ｓがアンドゲート１８の一方の入
力端子に供給され、クロック信号Ｓをインバータ２６で
反転したクロック反転信号Ｒ（第２図参照）がアンドゲ
ート２２の一方の入力端子に供給される。アンドゲート
１８の他方の入力端子には後述する中間信号ＰＩ（第２
図参照）が供給され、クロック信号Ｓと中間信号Ｐ１の
論理積Ｑ、（第２図参照）が出力端子！２から取力出さ
れる。このクロック信号Ｑ１はインバータ２０Ａ、２０
Ｂ及び２０Ｇを通って反転遅延され、中間信号Ｐ、（第
２図参照）となってアンドゲート２２の他方の入力端子
へ供給される。アンドゲート２２からはこの中間信号Ｐ
ｔとクロック反転信号Ｒとの論理積Ｑ、（第２図参照）
が出力され、出力端子１４に取り出される。このクロッ
ク信号Ｑ、はインバータ２４Ａ、２４Ｂ及び２４Ｇを通
って上記中間信号Ｐ、（第２図参照）となる。
（２）拡張
なお、本発明には外にも種々の変形例が含まれる。
例えば、上記実施例では論理ゲートとしてアンドゲート
Ｉ８．２２を用いた場合を説明したが、ナントゲート、
オアゲートまたはノアゲートを用いてＲＳフリップフロ
ップ！６を構成することもできる。
Ｉ８．２２を用いた場合を説明したが、ナントゲート、
オアゲートまたはノアゲートを用いてＲＳフリップフロ
ップ！６を構成することもできる。
また、所望の信号伝播遅延時間を得るために、ヒステリ
シス特性を有するシュミットトリガ型インバータと通常
のインバータとを組み合わせて多段接続してもよい。
シス特性を有するシュミットトリガ型インバータと通常
のインバータとを組み合わせて多段接続してもよい。
さらに、ＲＳフリップフロップ１６の代わりに他の各種
フリップフロツプを用いて構成することもできることは
勿論である。
フリップフロツプを用いて構成することもできることは
勿論である。
［発明の効果］
以上説明したように、本発明によれば、インバータを介
して第１論理ゲートの出力端子を第２論理ゲートの一方
の入力端子に接続し、同じくインバータを介して第２論
理ゲートの出力端子を第１論理ゲートの一方の入力端子
に接続し、所望の信号伝播遅延時間を確保するために該
インバータを多段接続し、かつ、該インパークの少なく
とも１つを、ヒステリシス特性を有するシュミットトリ
ガ入力型インバータで構成しており、このシミツトトリ
ガ人力型インバータは、出力信号が反転し始める人力信
号の電圧閾値が、人力信号の立ち上がり時で１−ルベル
の半値より高く、かつ、立ち下がり時で該半値より低い
ので、信号伝播遅延時間が通常のインバータよりも長く
、したがって、所望の信号伝播遅延時間を得るのに必要
なインバータの個数を従来よりも減少させることができ
、回路を小型化できるという優れた効果を奏し、半導体
集積回路の高集積化に寄与するところが大きい。
して第１論理ゲートの出力端子を第２論理ゲートの一方
の入力端子に接続し、同じくインバータを介して第２論
理ゲートの出力端子を第１論理ゲートの一方の入力端子
に接続し、所望の信号伝播遅延時間を確保するために該
インバータを多段接続し、かつ、該インパークの少なく
とも１つを、ヒステリシス特性を有するシュミットトリ
ガ入力型インバータで構成しており、このシミツトトリ
ガ人力型インバータは、出力信号が反転し始める人力信
号の電圧閾値が、人力信号の立ち上がり時で１−ルベル
の半値より高く、かつ、立ち下がり時で該半値より低い
ので、信号伝播遅延時間が通常のインバータよりも長く
、したがって、所望の信号伝播遅延時間を得るのに必要
なインバータの個数を従来よりも減少させることができ
、回路を小型化できるという優れた効果を奏し、半導体
集積回路の高集積化に寄与するところが大きい。
また、インバータを多段接続して所望の信号伝播遅延時
間を確保しているので、電源電圧が変動しても、２つの
出力クロック信号の論理レベル変動区間のノンオーバラ
ップを保障することができるという優れた効果も奏する
。
間を確保しているので、電源電圧が変動しても、２つの
出力クロック信号の論理レベル変動区間のノンオーバラ
ップを保障することができるという優れた効果も奏する
。
第１図は本発明の一実施例に係るクロック回路図、
第２図は第１図の回路における主要な信号のタイミング
チャート、 第３図はヒステリシス特性を有するシュミットトリガ入
力型インバータの入出力特性を示す波形図、 第４図は通常のインバータの人出力特性を示す波形図、 第５図及び第６図は従来のクロック回路図である。 第７図はクロック回路の入出力波形図である。 図中、 １０は入力端子 １２．１４は出力端子 ＋６はＲＳフリップフロップ １８．２２はアンドゲート ２ ０、 ２ ０ ａ＝ｅ、 ２ ０ Ａ〜Ｃ。 ２４．２４ ａ＝ｅ、 ２４ ＡＳ−Ｃはインバータ
代理人 弁理士 井 桁 貞 −（外２名）第３図 通常のインバータの入出力特性を示す波形図第４図 １．６ 第５図
チャート、 第３図はヒステリシス特性を有するシュミットトリガ入
力型インバータの入出力特性を示す波形図、 第４図は通常のインバータの人出力特性を示す波形図、 第５図及び第６図は従来のクロック回路図である。 第７図はクロック回路の入出力波形図である。 図中、 １０は入力端子 １２．１４は出力端子 ＋６はＲＳフリップフロップ １８．２２はアンドゲート ２ ０、 ２ ０ ａ＝ｅ、 ２ ０ Ａ〜Ｃ。 ２４．２４ ａ＝ｅ、 ２４ ＡＳ−Ｃはインバータ
代理人 弁理士 井 桁 貞 −（外２名）第３図 通常のインバータの入出力特性を示す波形図第４図 １．６ 第５図
Claims (1)
- 【特許請求の範囲】 第１論理ゲート（１８）の出力端子がインバータを介し
第２論理ゲート（２２）の一方の入力端子に接続され、
第２論理ゲート（２２）の出力端子がインバータを介し
第１論理ゲート（１８）の一方の入力端子に接続され、 第１論理ゲート（１８）の他方の入力端子にクロック信
号を供給し、第２論理ゲート（２２）の他方の入力端子
に該クロック信号を反転した信号を供給した場合に、第
１論理ゲート（１８）の出力端子から取り出されるクロ
ック信号のパルス立ち上がり区間又はパルス立ち下がり
区間と第２論理ゲート（２２）の出力端子から取り出さ
れるクロック信号のパルス立ち下がり区間又はパルス立
ち上がり区間とが重ならないように、該インバータを多
段接続して信号伝播遅延させたクロック回路において、
該インバータは、少なくとも１つが、ヒステリシス特性
を有するシュミットトリガ入力型インバータ（２０Ａ〜
Ｃ、２４Ａ〜Ｃ）であることを特徴とするクロック回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097766A JPH01268310A (ja) | 1988-04-20 | 1988-04-20 | クロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097766A JPH01268310A (ja) | 1988-04-20 | 1988-04-20 | クロック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268310A true JPH01268310A (ja) | 1989-10-26 |
Family
ID=14200987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097766A Pending JPH01268310A (ja) | 1988-04-20 | 1988-04-20 | クロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192413A (en) * | 1987-04-13 | 1993-03-09 | Fuji Electric Co., Ltd. | Electroosmotic dewaterer |
| JP2007036820A (ja) * | 2005-07-28 | 2007-02-08 | Yamaha Corp | ノイズ除去回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840922A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | クロツク発生回路 |
| JPS58161528A (ja) * | 1982-03-19 | 1983-09-26 | Hitachi Ltd | ２相クロツク発生回路 |
| JPS60180321A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | クロック信号発生回路 |
-
1988
- 1988-04-20 JP JP63097766A patent/JPH01268310A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840922A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | クロツク発生回路 |
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