JPS5896428A - パルス計数装置 - Google Patents
パルス計数装置Info
- Publication number
- JPS5896428A JPS5896428A JP19539581A JP19539581A JPS5896428A JP S5896428 A JPS5896428 A JP S5896428A JP 19539581 A JP19539581 A JP 19539581A JP 19539581 A JP19539581 A JP 19539581A JP S5896428 A JPS5896428 A JP S5896428A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- signal
- gate
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパルス発振器の出力やクロックパルス等のパ
ルス信号を計数し、外部から読取信号が加えられ友時点
で、この計数値の読取りｔ行うパルス計数ｖｃ［に関す
る。
ルス信号を計数し、外部から読取信号が加えられ友時点
で、この計数値の読取りｔ行うパルス計数ｖｃ［に関す
る。
従来、この種の装置として第１図に示すものがりった０
図において＋１１は被検出）くルス信号の通過。
図において＋１１は被検出）くルス信号の通過。
非連通を決定するゲート回路、（２）はパルス信号を計
数する計数器、（３）は計数器（２）の計数値を記憶す
るメモリ回路、（４）はメモリ回路（３）の記憶値の通
過、非通過を決定するゲート回路、（５）は読取り信号
を出力することでメモリ回路（３）の記憶値全読取る読
取り回路、（６）は読取９回路（５）の読取り信号の極
性を反転してゲート回路（１）に加える信号及転回、路
、（７）は読取り回路（５）の読取９信号を遅延させる
遅延回路ｔそれぞれ示す。
数する計数器、（３）は計数器（２）の計数値を記憶す
るメモリ回路、（４）はメモリ回路（３）の記憶値の通
過、非通過を決定するゲート回路、（５）は読取り信号
を出力することでメモリ回路（３）の記憶値全読取る読
取り回路、（６）は読取９回路（５）の読取り信号の極
性を反転してゲート回路（１）に加える信号及転回、路
、（７）は読取り回路（５）の読取９信号を遅延させる
遅延回路ｔそれぞれ示す。
以下、第１図に示した従来のパルス計数装置の動作金第
２図のタイムチャートをも参照して説明する。
２図のタイムチャートをも参照して説明する。
先ず、ゲート回路（１）は、信号反転回路（６）の出力
Ｐ、が高レベルＨである状態で被検出パルス信号（Ｐ、
）？計数器（２）に加え、この計数器（２）が被検出
パルスＰｏ’ｆｆ計数する。ここで、メモリ回路（３）
は、読取回路（５）より第２図に示す如きパルス幅異の
読取信号Ｐ、が与えられたことで、計数器〔２）の計数
値を記憶する。ま友、この読取信号Ｐ、は信号反転回路
（６）および遅延回路（７）に′も加えられ、メモリ回
路（３）が計数器（２）の計数値を記憶する間、信号反
転回路（６）の出力Ｐ、ｅｌａレベルＬにして被検出パ
ルスＰ０が計数器（２）に加えられないようにする一方
、遅延回路（７）によ、て遅延された信号がゲート回路
（４１に加えられると、′メモリ回路（３）の記憶値が
ゲート回路（４）ヲ通して読取回路（５）に送出され、
読取回路（５）がこれ１に読取って外部に信号を送出す
るようになっている。
Ｐ、が高レベルＨである状態で被検出パルス信号（Ｐ、
）？計数器（２）に加え、この計数器（２）が被検出
パルスＰｏ’ｆｆ計数する。ここで、メモリ回路（３）
は、読取回路（５）より第２図に示す如きパルス幅異の
読取信号Ｐ、が与えられたことで、計数器〔２）の計数
値を記憶する。ま友、この読取信号Ｐ、は信号反転回路
（６）および遅延回路（７）に′も加えられ、メモリ回
路（３）が計数器（２）の計数値を記憶する間、信号反
転回路（６）の出力Ｐ、ｅｌａレベルＬにして被検出パ
ルスＰ０が計数器（２）に加えられないようにする一方
、遅延回路（７）によ、て遅延された信号がゲート回路
（４１に加えられると、′メモリ回路（３）の記憶値が
ゲート回路（４）ヲ通して読取回路（５）に送出され、
読取回路（５）がこれ１に読取って外部に信号を送出す
るようになっている。
ここで、被検出パルス信号Ｐａと読取信号Ｐ、の発生タ
イミングが重ならない場合には、被検出パルス信号Ｐａ
は順次計数器（２１に取り込まれてパルス数を正確に計
数し得るが、被検出パルス信号Ｐ０と読取信号ｐ、ｏ＠
生タイミングが第２図に示した如く重なシ、しかも、被
検出パルス信号Ｐ。のパルス幅Ｗ０が読取信号Ｐ２のパ
ルス幅Ｗ、よりも小さい場合には、ゲート回路（１）の
出力側にパルス信号Ｐ、が発生せず、これによってパル
ス計数値に誤差を生ずることになる。
イミングが重ならない場合には、被検出パルス信号Ｐａ
は順次計数器（２１に取り込まれてパルス数を正確に計
数し得るが、被検出パルス信号Ｐ０と読取信号ｐ、ｏ＠
生タイミングが第２図に示した如く重なシ、しかも、被
検出パルス信号Ｐ。のパルス幅Ｗ０が読取信号Ｐ２のパ
ルス幅Ｗ、よりも小さい場合には、ゲート回路（１）の
出力側にパルス信号Ｐ、が発生せず、これによってパル
ス計数値に誤差を生ずることになる。
すなわち、従来のパルス針数装買にあっては、被検出パ
ルス信号と読取信号とが電なった場合に、計数誤差金生
ずるという欠点がめった。
ルス信号と読取信号とが電なった場合に、計数誤差金生
ずるという欠点がめった。
本発明は上記のような従来のものの欠点を除去するため
になされたもので、被検出パルス信号と、読取信号とが
宣なった場合でも被検出信号のパルス数を正確に計数し
得るパルス計数Ｖｃｌｉ−の提供を目的とする。
になされたもので、被検出パルス信号と、読取信号とが
宣なった場合でも被検出信号のパルス数を正確に計数し
得るパルス計数Ｖｃｌｉ−の提供を目的とする。
上記目的を達成するために、本発明のパルス計数装置は
、１Ｎ検出パルス信号を針数１−る計数器と、この計数
器の計数値を記憶するメモリ回路と、このメモリ回路の
記憶値を読み出すためのゲ、−ト回路とを具えるパルス
計数装置において、被検出パルス信号をサンプリングす
るサンプリング回路と、このサンプリング回路によって
サンプリングされたパルス信号を計数器に転送する出力
回路と、ゲ＝ ） ｊｐｌ路を動作させるケート動作回
路と、基本クロック信号にｈ１期して、順次タイミング
の遅れた巣二、のクロックパルスを…Ｊ記サすプリング
回路、出力回路、メモリ回路およびゲート動作回路に加
えるクロック軸中回路とｒ設け、サンプリング回路、出
力回路およびメモリ回路はクロックパルスが加えられた
ことを条件ＶＣ，ゲート動作回路はクロックパルスおよ
び耽増色号が加えられたことを微性にそれぞれ改定の動
作を行うような構成τとる、 均下、添付図面を参照して不発明を一実施例について畦
しく説明する。
、１Ｎ検出パルス信号を針数１−る計数器と、この計数
器の計数値を記憶するメモリ回路と、このメモリ回路の
記憶値を読み出すためのゲ、−ト回路とを具えるパルス
計数装置において、被検出パルス信号をサンプリングす
るサンプリング回路と、このサンプリング回路によって
サンプリングされたパルス信号を計数器に転送する出力
回路と、ゲ＝ ） ｊｐｌ路を動作させるケート動作回
路と、基本クロック信号にｈ１期して、順次タイミング
の遅れた巣二、のクロックパルスを…Ｊ記サすプリング
回路、出力回路、メモリ回路およびゲート動作回路に加
えるクロック軸中回路とｒ設け、サンプリング回路、出
力回路およびメモリ回路はクロックパルスが加えられた
ことを条件ＶＣ，ゲート動作回路はクロックパルスおよ
び耽増色号が加えられたことを微性にそれぞれ改定の動
作を行うような構成τとる、 均下、添付図面を参照して不発明を一実施例について畦
しく説明する。
第３図はこの実ＩＭ例の構成を示アブロック図で、図中
第１図と同一符号を付したものはヤれぞれ隣Ｊ−の賢紫
τ示し、これら以外の（８ンは扱恢出パルス伯汚ｔサン
プリングするためのサンプリング（ロ）路、（９）はサ
ンプリング回路（６）によってサンプリングされたパル
ス信号ｔ＃ｆ数器（２）に転送するための出力回路、叫
はゲート回路（４）を動作させるためのゲート動作回路
、αυはサンプリング回路（８）、出方回路（９）、メ
モリ回路（３）およびゲート動作回路αＱに１−次タイ
ミングの遅れた奉−のクロツタパルスを加えるクロック
発生回路でそれぞれ示す。
第１図と同一符号を付したものはヤれぞれ隣Ｊ−の賢紫
τ示し、これら以外の（８ンは扱恢出パルス伯汚ｔサン
プリングするためのサンプリング（ロ）路、（９）はサ
ンプリング回路（６）によってサンプリングされたパル
ス信号ｔ＃ｆ数器（２）に転送するための出力回路、叫
はゲート回路（４）を動作させるためのゲート動作回路
、αυはサンプリング回路（８）、出方回路（９）、メ
モリ回路（３）およびゲート動作回路αＱに１−次タイ
ミングの遅れた奉−のクロツタパルスを加えるクロック
発生回路でそれぞれ示す。
以上の如く構成されたパルス計数＆ １１の作用を第４
図ｔも参照して説明する。
図ｔも参照して説明する。
先ず、クロック発生面回路ｃｌＡＩば、第４図に示すａ
ｌｌく、被検出パルス信号Ｐａのパルス幅Ｗｏに比して
繰返し周期が／４以下の基本クロック信号ＣＫに同期し
て順次タイミングの遅れた単一のクロックパルスＴ、、
Ｔ〜Ｔ、 、 Ｔ、と発生するように構成する。
ｌｌく、被検出パルス信号Ｐａのパルス幅Ｗｏに比して
繰返し周期が／４以下の基本クロック信号ＣＫに同期し
て順次タイミングの遅れた単一のクロックパルスＴ、、
Ｔ〜Ｔ、 、 Ｔ、と発生するように構成する。
この基準クロック信号ＣＫはクロック発生回路（１υ自
体が発生するようにしてもよく、あるいは、パルス計数
装置以外の基糸クロック信号を用いてもよい。何れにし
ても、このクロック発生回路ＱＪはサンプリング回路（
８）に単一のクロックパルスＴａｔ加えたものとすれば
、このクロツタパルス′ｒ４に対して順次−周期づつ遅
れた単一のクロックパルスＴ＋ 、 Ｔｔ 、’ｒ、’
ｔ 出７３回路（９）、メ−Ｅ−り回ｗ−（３）およ、
ひゲート動作回路−に加えることになる。
体が発生するようにしてもよく、あるいは、パルス計数
装置以外の基糸クロック信号を用いてもよい。何れにし
ても、このクロック発生回路ＱＪはサンプリング回路（
８）に単一のクロックパルスＴａｔ加えたものとすれば
、このクロツタパルス′ｒ４に対して順次−周期づつ遅
れた単一のクロックパルスＴ＋ 、 Ｔｔ 、’ｒ、’
ｔ 出７３回路（９）、メ−Ｅ−り回ｗ−（３）およ、
ひゲート動作回路−に加えることになる。
次に、被検出パルス信号ＰＯか基準クロックＣＫのパル
スＴ、とパルスＴ、のちょうど中間で立ち上がり、その
パルス幅がＷｏであるものとすれば、サンプリング回μ
（８）はクロックツ（ルスＴ４か加えられたことを条件
に被検出パルス信号Ｐ０の立ち上がりすなわち、Ｌレベ
ルからＨレベルに変化したことケ検出して出力（ロ）路
（９）に転送する。なお、被検出パルス信号Ｐ０ の
パルス＠Ｗ０内で発生するもう一つのクロックパルスＴ
４に対しては Ｈレベルが維持されているので、この場
合には出力口１路（９）へのパルスの転送は行なわれな
い。
スＴ、とパルスＴ、のちょうど中間で立ち上がり、その
パルス幅がＷｏであるものとすれば、サンプリング回μ
（８）はクロックツ（ルスＴ４か加えられたことを条件
に被検出パルス信号Ｐ０の立ち上がりすなわち、Ｌレベ
ルからＨレベルに変化したことケ検出して出力（ロ）路
（９）に転送する。なお、被検出パルス信号Ｐ０ の
パルス＠Ｗ０内で発生するもう一つのクロックパルスＴ
４に対しては Ｈレベルが維持されているので、この場
合には出力口１路（９）へのパルスの転送は行なわれな
い。
これに続いて単一のクロックツ（ルスＴ、ｄ！出力晩回
路（９）に加えられると、出力口ｖ−（９１はサンプ１
ノング回路（８）によってサンプリングされたノ（ルス
信号を計数器（２）へ転送することにより、これによっ
て計数器（２）がこのパルス信号を計数する。し力λし
て、被検出パルス信号Ｐ０のノクルス輸内で、必ずクロ
ックパルスＴ４１に発生するようｖＬすれば、被検出ノ
々ルス信号Ｐ０が到達する毎に計む器（２）が１づつカ
ウントアツプされる。
路（９）に加えられると、出力口ｖ−（９１はサンプ１
ノング回路（８）によってサンプリングされたノ（ルス
信号を計数器（２）へ転送することにより、これによっ
て計数器（２）がこのパルス信号を計数する。し力λし
て、被検出パルス信号Ｐ０のノクルス輸内で、必ずクロ
ックパルスＴ４１に発生するようｖＬすれば、被検出ノ
々ルス信号Ｐ０が到達する毎に計む器（２）が１づつカ
ウントアツプされる。
さらに、巣−のクロックパルスＴ、がメモリ回路（３）
に加えられると、このタイミングで計数４（２）の計数
値がメモリ回路（３）にラッチされる。
に加えられると、このタイミングで計数４（２）の計数
値がメモリ回路（３）にラッチされる。
一方、立ち上がり時刻が被検出パルス信号Ｐ０に１司期
し、パルス幅ｖＶ、の読取へ号Ｐ、がケート 動作回路
（ｌυに加えられた場合、このゲート動作回路（１ルは
巣−のクロックパルスｔ”ｓのタイミングでゲート動作
信号Ｐ４゛をゲート（ロ）路（４）に加える。そこでゲ
ート（ロ）路（４）が導通状態になって、メモリ回路（
３）の記憶値が読取回路（５）に送出され、読取回路（
５）がこれｔ軌線って外部に信号を送出する。
し、パルス幅ｖＶ、の読取へ号Ｐ、がケート 動作回路
（ｌυに加えられた場合、このゲート動作回路（１ルは
巣−のクロックパルスｔ”ｓのタイミングでゲート動作
信号Ｐ４゛をゲート（ロ）路（４）に加える。そこでゲ
ート（ロ）路（４）が導通状態になって、メモリ回路（
３）の記憶値が読取回路（５）に送出され、読取回路（
５）がこれｔ軌線って外部に信号を送出する。
このような画成ｔとることによって、読取信号Ｐ！と被
検出パルス信号Ｐｏとが時間的に重なることがあっても
、あるいは、読取信号Ｐ、のパルス幅Ｗ。
検出パルス信号Ｐｏとが時間的に重なることがあっても
、あるいは、読取信号Ｐ、のパルス幅Ｗ。
が被検出パルス信号Ｐａのパルス幅Ｖｖｏよりも大きな
場合でも、計数動作げよび読取動作はぞれぞ牡基準りロ
ックＣＫｔ／ｃ同期したタイミングで夾竹されることに
なり、読取１８号Ｐ！によって被検出パルス信号Ｐ、の
計数が中断されるという従来のパルス計数Ｖｃｋの欠点
が解消されることは明らかである。
場合でも、計数動作げよび読取動作はぞれぞ牡基準りロ
ックＣＫｔ／ｃ同期したタイミングで夾竹されることに
なり、読取１８号Ｐ！によって被検出パルス信号Ｐ、の
計数が中断されるという従来のパルス計数Ｖｃｋの欠点
が解消されることは明らかである。
なお、上記説明では被検出パルス信号Ｐ０と読取１ｇ号
Ｐ２とがほぼ同時に立ち上がる場合について説明したが
、これらの信号位相が互いにずれた場合でも、これらの
信号のパルス幅が基迩りロックＣＫυ４周期分以上でめ
れば、上述したと全く同様に被検出パルス信号の計数、
２よび、この計数値のｉｔ１／りが相互干渉のない状態
で行なわれる。
Ｐ２とがほぼ同時に立ち上がる場合について説明したが
、これらの信号位相が互いにずれた場合でも、これらの
信号のパルス幅が基迩りロックＣＫυ４周期分以上でめ
れば、上述したと全く同様に被検出パルス信号の計数、
２よび、この計数値のｉｔ１／りが相互干渉のない状態
で行なわれる。
以上の説明によって明らかな如く、不発明のパルス計数
装瞳によれば、被検出パルス信号と、読取信号とが時間
的に重なった場合でも、被検用信号のパルス数の計数お
よびその計数値の読取りを極めて正確に行うことができ
る。
装瞳によれば、被検出パルス信号と、読取信号とが時間
的に重なった場合でも、被検用信号のパルス数の計数お
よびその計数値の読取りを極めて正確に行うことができ
る。
第１図は従来のパルス計数装電の構成を示すブロック図
、４２図はこのパルス針数装瞳の作用を説明するための
タイムチャートを示す図、第３図は不発明によるパルス
計数装襞の一実施例の構成を示すブロック図、第４図は
ＩＷＩ夾施実施作用ｔｌ−説明するためのタイムチャー
トを示す図である。 （１）、（４）：ゲート回路、（２）二計数器、（３１
：メモリ回路、（５）：読取回路、（６）：信号反転回
路、（７）：遅延回路、 （８） ：サンプリング回路
、（９） ：出力回路、α０：ゲート動作回路、ａｖ：
クロック発生回路。 代理人 為 封 信 − ・、 １ １．ＰＪ 鴬Ｊ（叔／マルスａ号 第２’： ’７−）１ｉ１Ｋ（１）のｋｉ Ｒ ５１，３図 洞ｊ（虹パルスイを号 手続補正書（自’ｉｊｊ ） 特許庁長官殿 １、 １ＪＧｆ’トの表示 持頼昭５６−１９５
３９５号２、発明の名称 パルス計数装置 ３、 補ＩＥをする台 ５、補正の対象 明細書の発明の詳細な説明の欄、し１面の簡単な説明の
欄、およびし１面。 化１敗の次に下記の文箪を力０人する。 「また、上ｄピｄＰ明では基糸クロックＣＫ（！−４Ｌ
ｉＨ期として説明したが４周期Ｎ外の任慧の周ル１とし
ても同様の効果が得られる。１ （２）第１０負第５行と第６行との間に次の文緒を加入
する。 「なお、図中、同一符号は同−又は相当部分を示す。」 （３）図面中、第ｌし１を別紙の通り油止する。 ７、＃附誓類の１球 １シ１面 １譜１
以 上
、４２図はこのパルス針数装瞳の作用を説明するための
タイムチャートを示す図、第３図は不発明によるパルス
計数装襞の一実施例の構成を示すブロック図、第４図は
ＩＷＩ夾施実施作用ｔｌ−説明するためのタイムチャー
トを示す図である。 （１）、（４）：ゲート回路、（２）二計数器、（３１
：メモリ回路、（５）：読取回路、（６）：信号反転回
路、（７）：遅延回路、 （８） ：サンプリング回路
、（９） ：出力回路、α０：ゲート動作回路、ａｖ：
クロック発生回路。 代理人 為 封 信 − ・、 １ １．ＰＪ 鴬Ｊ（叔／マルスａ号 第２’： ’７−）１ｉ１Ｋ（１）のｋｉ Ｒ ５１，３図 洞ｊ（虹パルスイを号 手続補正書（自’ｉｊｊ ） 特許庁長官殿 １、 １ＪＧｆ’トの表示 持頼昭５６−１９５
３９５号２、発明の名称 パルス計数装置 ３、 補ＩＥをする台 ５、補正の対象 明細書の発明の詳細な説明の欄、し１面の簡単な説明の
欄、およびし１面。 化１敗の次に下記の文箪を力０人する。 「また、上ｄピｄＰ明では基糸クロックＣＫ（！−４Ｌ
ｉＨ期として説明したが４周期Ｎ外の任慧の周ル１とし
ても同様の効果が得られる。１ （２）第１０負第５行と第６行との間に次の文緒を加入
する。 「なお、図中、同一符号は同−又は相当部分を示す。」 （３）図面中、第ｌし１を別紙の通り油止する。 ７、＃附誓類の１球 １シ１面 １譜１
以 上
Claims (1)
- 被検出パルス信号を計数する計数器と、この計数器の計
数値を記憶するメモリ回路と、このメモリ回路の記憶値
を読み出すためのゲート巨１路とを具えるパルス計数装
置において、前記被検出ノ（ルス信号金サンプリングす
るサンプリング回路と、このサンプリング回路によって
サンプリングされたパルス信号を前記計数器に転送する
出力回路と、前記ゲート回路を動作させるゲート動作回
路と、基本クロック信号に同期して、順次タイミングの
遅れた単一のクロックツくルスを前記サンプリング回路
、出力回路、メモリ回路およびゲート動作回路に加える
クロック発生回路とを具備し、前台己すンプリング°回
路、出力回路およびメモリ回路は前記タロツクパルスが
加えられたことを条件に、前記ゲート動作回路は前記ク
ロックツくルスおよび置数信号が加えられたことを条件
ｖｃすれぞれ所定の動作を行うように編成したことをを
徴とするパルス計数装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19539581A JPS5896428A (ja) | 1981-12-03 | 1981-12-03 | パルス計数装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19539581A JPS5896428A (ja) | 1981-12-03 | 1981-12-03 | パルス計数装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896428A true JPS5896428A (ja) | 1983-06-08 |
| JPS6333803B2 JPS6333803B2 (ja) | 1988-07-07 |
Family
ID=16340425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19539581A Granted JPS5896428A (ja) | 1981-12-03 | 1981-12-03 | パルス計数装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896428A (ja) |
-
1981
- 1981-12-03 JP JP19539581A patent/JPS5896428A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6333803B2 (ja) | 1988-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04189023A (ja) | パルス同期化回路 | |
| US4317053A (en) | High speed synchronization circuit | |
| EP0393716A2 (en) | Delay circuit | |
| JPS5896428A (ja) | パルス計数装置 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPS5513585A (en) | Frame synchronizing circuit | |
| KR910009296B1 (ko) | 순차접근 기억장치 | |
| KR930008943B1 (ko) | 펄스발생회로 | |
| JPH01243783A (ja) | 入力データ同期を備えたデジタルチップ | |
| SU1334377A1 (ru) | Устройство дл обнаружени ошибок цифрового сигнала | |
| SU1058021A1 (ru) | Умножитель частоты | |
| SU1467554A2 (ru) | Цифровой умножитель частоты | |
| JPH04363914A (ja) | 同期クロック発生回路 | |
| JPH01166633A (ja) | ビット位相同期回路 | |
| JPS63312754A (ja) | エラ−発生回路 | |
| SU1112543A1 (ru) | Устройство задержки импульсов | |
| JP2564105Y2 (ja) | パルス生成器 | |
| SU1381565A1 (ru) | Многоканальный коммутатор | |
| SU873444A1 (ru) | Устройство тактовой синхронизации | |
| SU1275547A1 (ru) | Многоканальное запоминающее устройство | |
| JPS6359017A (ja) | パルス発生回路 | |
| SU1737727A1 (ru) | Управл емый делитель частоты с дробным коэффициентом делени | |
| JPH0222567A (ja) | デューティ検出回路 | |
| JPH0391187A (ja) | Ｆｉｆｏメモリ | |
| JPS5942691A (ja) | 信号処理順位制御回路 |