JPS5896742A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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- JPS5896742A JPS5896742A JP56195922A JP19592281A JPS5896742A JP S5896742 A JPS5896742 A JP S5896742A JP 56195922 A JP56195922 A JP 56195922A JP 19592281 A JP19592281 A JP 19592281A JP S5896742 A JPS5896742 A JP S5896742A
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- electrode
- conductive paste
- external circuit
- connection
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H10W72/531—Shapes of wire connectors
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Landscapes
- Wire Bonding (AREA)
- Led Device Packages (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体素子の電極と外部回路電極との接続方
法に関し、半導体素子の電極を外部回路基板上に中間に
ブリッジをもたせずに確実に接続し、信顆性の向上とコ
スト低減を可能とする半導体素子の電極接続方法を提供
するものである。
法に関し、半導体素子の電極を外部回路基板上に中間に
ブリッジをもたせずに確実に接続し、信顆性の向上とコ
スト低減を可能とする半導体素子の電極接続方法を提供
するものである。
従来の半導体素子の電極接続方法としては、ワイヤー接
続〔第１図〕、ビームリード接続（第２図）、フィルム
キャリヤー接続（第３図）などが行なわれている。
続〔第１図〕、ビームリード接続（第２図）、フィルム
キャリヤー接続（第３図）などが行なわれている。
第１図はワイヤー接続法の説明図である。１は半導体素
子でベース６上に載置される。ベース６には外部回路基
板２が形成され、その上に複数の外部回路電極４が設け
られている。半導体素子１には複数の半導体素子電極５
が設けられ、この半導体素子電極５と外部回路電極４間
に金線等の金属線７を渡して両端をワイヤボンディング
により接続する。
子でベース６上に載置される。ベース６には外部回路基
板２が形成され、その上に複数の外部回路電極４が設け
られている。半導体素子１には複数の半導体素子電極５
が設けられ、この半導体素子電極５と外部回路電極４間
に金線等の金属線７を渡して両端をワイヤボンディング
により接続する。
第２図はビームリード法の説明図で、第１図と異なるの
は、金属線７のかわりにブリッジ状のビ−ム１１−ドア
′を使用する点である。
は、金属線７のかわりにブリッジ状のビ−ム１１−ドア
′を使用する点である。
第３図はフィルムキャリヤー法の説明図で、この場合は
可撓性フィルムに形成されたフィンガ７７により半導体
電極５と外部回路電極４が接続される。
可撓性フィルムに形成されたフィンガ７７により半導体
電極５と外部回路電極４が接続される。
これらの各方法は周知であるので、詳しい説明は省略す
るがこれらの各方法では、どれもが半導体素子電極５と
外部回路電極４との間を、金属線又は、金属薄板からな
るブリッジ状リード７．７’。
るがこれらの各方法では、どれもが半導体素子電極５と
外部回路電極４との間を、金属線又は、金属薄板からな
るブリッジ状リード７．７’。
７″で接続するもので、このブリッジ状リードの機械的
強度不足により、第４図にみられる様な、破断による導
通不良や、第５図の様な曲りによる短絡等が生じ、接続
後の信頼性に欠け、取扱いに非常に注意がはられれてい
る。またコスト的にはフィルムキャリヤー、ビームリー
ド等、部品コストが高く、さらに、これら従来接続方法
は、接続時に熱圧着するため局部的ではあるが半導体素
子が２００℃以上の高温になり熱に敏感な素子では特性
に影響を及ぼす事がある。さらに、熱圧着する治具及び
リード線幅のために、多数個（１０゜〜１０００個）の
半導体素子の高密度（６〜２０本／石）な電極接続を行
なう事は困難である。
強度不足により、第４図にみられる様な、破断による導
通不良や、第５図の様な曲りによる短絡等が生じ、接続
後の信頼性に欠け、取扱いに非常に注意がはられれてい
る。またコスト的にはフィルムキャリヤー、ビームリー
ド等、部品コストが高く、さらに、これら従来接続方法
は、接続時に熱圧着するため局部的ではあるが半導体素
子が２００℃以上の高温になり熱に敏感な素子では特性
に影響を及ぼす事がある。さらに、熱圧着する治具及び
リード線幅のために、多数個（１０゜〜１０００個）の
半導体素子の高密度（６〜２０本／石）な電極接続を行
なう事は困難である。
本発明は、半導体素子の接続において、半導体素子の電
極を半導体素子端面まで形成し、それに接続する外部回
路電極も外部回路基板端商才で形成し、両者を密着させ
、導電性ペーストを塗布、硬化後、隣接する電極間にあ
る導電性ペーストを除去することにより中間のブリッジ
状リードを廃して信頼性のある半導体素子の接続が容易
に得られるようにしたものである。
極を半導体素子端面まで形成し、それに接続する外部回
路電極も外部回路基板端商才で形成し、両者を密着させ
、導電性ペーストを塗布、硬化後、隣接する電極間にあ
る導電性ペーストを除去することにより中間のブリッジ
状リードを廃して信頼性のある半導体素子の接続が容易
に得られるようにしたものである。
以下、本発明をＬＥＤアレイ素子の接続に使用した実施
例について図面を参照しながら説明する。
例について図面を参照しながら説明する。
第６図において、中央部に発光部９を持つＬＥＤ素子１
ｏとプリント回路基板２の接続例を示す。
ｏとプリント回路基板２の接続例を示す。
ＬＥＤ素子１ｏとプリント回路基板２を各々の対応する
複数個の電極５，４の位置合せを行ない、ベース６に接
着剤８により固定する。その状態の拡大図を第７図に示
す。次に第８図の様に、接続電極部４，５に導電性ペー
スト３を塗布する。塗布幅は、１胴程度で十分であり、
厚みも１０μｍ以上あれば良好である。次に、導電性ペ
ースト硬化後筒９図に示す様に、砥石により隣接する電
極間にある導電性ペーストを除去する。
複数個の電極５，４の位置合せを行ない、ベース６に接
着剤８により固定する。その状態の拡大図を第７図に示
す。次に第８図の様に、接続電極部４，５に導電性ペー
スト３を塗布する。塗布幅は、１胴程度で十分であり、
厚みも１０μｍ以上あれば良好である。次に、導電性ペ
ースト硬化後筒９図に示す様に、砥石により隣接する電
極間にある導電性ペーストを除去する。
第１ｏ図は外部回路基板内２に、半導体素子１を入れる
溝をつけ、そこに半導体素子として接着剤８により固定
し、本発明の方法を実施したものである。各部の符号は
第１図乃至第３図あるいは第６図のそれと同一である。
溝をつけ、そこに半導体素子として接着剤８により固定
し、本発明の方法を実施したものである。各部の符号は
第１図乃至第３図あるいは第６図のそれと同一である。
第１１図は、素子１の端面と外部回路基板２の素子１と
密着する端面の厚みをそれぞれ中央部よりも高くシ、高
さをそろえだものであり、この様にすれば導電性ペース
ト３の接着後砥石によるトラバースカットにより、導電
性ペーストの除去が容易に出来る。
密着する端面の厚みをそれぞれ中央部よりも高くシ、高
さをそろえだものであり、この様にすれば導電性ペース
ト３の接着後砥石によるトラバースカットにより、導電
性ペーストの除去が容易に出来る。
尚、導電性ペーストの除去には、いずれの実施例におい
てもすべて砥石のかわりにレーザー等を用いる事も出来
る。 ゛ 上記した様に、本発明は半導体素子の接続において、素
子の電極と外部回路電極を導電性ペーストで接続し、各
電極間を砥石又はレーザーを用いて分離するようにし中
間のブリッジ状リードを廃した事を特徴とした接続方法
であり、従来の接続方法でみられた、ブリッジ状リード
の機械的強度不足から生ずる破断や短絡などの接続不良
がなくなり信頼性の高い接続が得られる。寸だ熱圧着接
続に比べ、熱による素子への影響が少なくなる。
てもすべて砥石のかわりにレーザー等を用いる事も出来
る。 ゛ 上記した様に、本発明は半導体素子の接続において、素
子の電極と外部回路電極を導電性ペーストで接続し、各
電極間を砥石又はレーザーを用いて分離するようにし中
間のブリッジ状リードを廃した事を特徴とした接続方法
であり、従来の接続方法でみられた、ブリッジ状リード
の機械的強度不足から生ずる破断や短絡などの接続不良
がなくなり信頼性の高い接続が得られる。寸だ熱圧着接
続に比べ、熱による素子への影響が少なくなる。
さらに、フィルムキャリヤー等の高価な接続部品を使用
しない事により、コスト低減の効果もある。
しない事により、コスト低減の効果もある。
そして、従来方法では限界とみられていた１０本／ｗｎ
の微細電極接続も本発明によれば比較的容易であり、よ
り高密度な接続も実施する事が出来る。
の微細電極接続も本発明によれば比較的容易であり、よ
り高密度な接続も実施する事が出来る。
第１図は従来のワイヤー接続法を説明するだめの斜視図
、第２図は従来のビームリード接続法を説明するための
斜視図、第３図は従来のフィルムキャリヤー接続法を説
明するだめの斜視図、第４図はブリッジ状リードの破断
を示す断面図、第５図はブリッジ状リードの曲りを示す
斜視図、第６図は本発明方法の一実施例を示す斜視図、
第７図〜第９図は本発明の他の実施例の工程を示す斜視
図、第１０図及び第１１図はそれぞれ本発明の他の実施
例を示す斜視図である。 １・・・・・・半導体素子、２・・・・・・外部回路基
板、３・・・・・・導電性ペースト、４・・・・・・外
部回路電極、５・・・・・・半導体素子電極、６・・・
・・・ベース、了。 ７’、７Ｍ ・・−・・中間ブリッジ状リード部、８・
・ ・・・接着剤、９・・・・・・発光部、１０・・・
・・ＬＥＤ素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
、第２図は従来のビームリード接続法を説明するための
斜視図、第３図は従来のフィルムキャリヤー接続法を説
明するだめの斜視図、第４図はブリッジ状リードの破断
を示す断面図、第５図はブリッジ状リードの曲りを示す
斜視図、第６図は本発明方法の一実施例を示す斜視図、
第７図〜第９図は本発明の他の実施例の工程を示す斜視
図、第１０図及び第１１図はそれぞれ本発明の他の実施
例を示す斜視図である。 １・・・・・・半導体素子、２・・・・・・外部回路基
板、３・・・・・・導電性ペースト、４・・・・・・外
部回路電極、５・・・・・・半導体素子電極、６・・・
・・・ベース、了。 ７’、７Ｍ ・・−・・中間ブリッジ状リード部、８・
・ ・・・接着剤、９・・・・・・発光部、１０・・・
・・ＬＥＤ素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (3)
- （１）複数個の電極を有する半導体素子の端面と外部回
路基板の端面を密着させ、対応する複数個の電極の位置
を合せた後、ベースに接着、固定し、導電性ペーストを
半導体素子の電極と外部回路基板の電極の相互にかぶさ
る様に塗布した後、硬化し、隣接する電極間にあるペー
ストを除去する事を特徴とする半導体素子の接続方法。 - （２）外部回路基板に半導体素子を収納する溝が形成さ
れており、この溝内に半導体を収納して両者の端面を密
着させかつ電極の位置を合せることを特徴とする特許請
求の範囲第１項記載の半導体素子の接続方法。 - （３） 半導体素子の両端面と、半導体素子の端面に
密着す、る外部回路基板部の厚みを半導体素子の中央部
より厚くしたことを特徴とする特許請求の範囲第１項記
載の半導体素子の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195922A JPS5896742A (ja) | 1981-12-04 | 1981-12-04 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195922A JPS5896742A (ja) | 1981-12-04 | 1981-12-04 | 半導体素子の接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896742A true JPS5896742A (ja) | 1983-06-08 |
| JPH0131690B2 JPH0131690B2 (ja) | 1989-06-27 |
Family
ID=16349208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195922A Granted JPS5896742A (ja) | 1981-12-04 | 1981-12-04 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013546188A (ja) * | 2010-12-03 | 2013-12-26 | ネーデルランドセ・オルガニサティ・フォール・トゥーヘパスト−ナトゥールウェテンスハッペライク・オンデルズーク・テーエヌオー | フレキシブル基板上に電気構成要素を組み立てる方法および装置、ならびに電気構成要素とフレキシブル基板との組立体 |
-
1981
- 1981-12-04 JP JP56195922A patent/JPS5896742A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013546188A (ja) * | 2010-12-03 | 2013-12-26 | ネーデルランドセ・オルガニサティ・フォール・トゥーヘパスト−ナトゥールウェテンスハッペライク・オンデルズーク・テーエヌオー | フレキシブル基板上に電気構成要素を組み立てる方法および装置、ならびに電気構成要素とフレキシブル基板との組立体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131690B2 (ja) | 1989-06-27 |
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