JPS5969938A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
- Publication number
- JPS5969938A JPS5969938A JP57180714A JP18071482A JPS5969938A JP S5969938 A JPS5969938 A JP S5969938A JP 57180714 A JP57180714 A JP 57180714A JP 18071482 A JP18071482 A JP 18071482A JP S5969938 A JPS5969938 A JP S5969938A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- electrode
- external circuit
- connection
- conductive paste
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子の接続方法に関するものである。
従来例の構成とその問題点
従来の接続方法として、第１図に示すように、ベース１
の上に半導体素子２と外部回路基板３を固定し、半導体
素子２の電極４と外部回路基板３の電極導体５を、金線
又はアルミ線等の金属線６によシ、１本１本熱圧着又は
超音波接合して行く方法や、第２図に示すように、金属
箔より形成された電極導体７を一度で熱圧着する方法や
、第３図に示すように、耐熱性フィルム８により支持さ
れた微細な金属箔電極導体９を一度の熱圧着により複数
個同時に接続する方法がある。
の上に半導体素子２と外部回路基板３を固定し、半導体
素子２の電極４と外部回路基板３の電極導体５を、金線
又はアルミ線等の金属線６によシ、１本１本熱圧着又は
超音波接合して行く方法や、第２図に示すように、金属
箔より形成された電極導体７を一度で熱圧着する方法や
、第３図に示すように、耐熱性フィルム８により支持さ
れた微細な金属箔電極導体９を一度の熱圧着により複数
個同時に接続する方法がある。
上記した３つの従来の接続方法は、いずれも高密度な接
続が可能であるが、半導体素子の電極４と外部回路基板
の電極導体５との間に、金属線又は金属箔からなるブリ
ッジ状リード６．７．９を持ち、このブリッジ状リード
の機械的強度不足により、第４図に示すようにブリッジ
状リード１゜が破断し、それにより導通不良が発生した
り、まだ第６図に示すようにブリッジ状リード１００曲
りに」：り短絡が発生し、接続後の信頼性に欠け、取扱
いに非常に注意をはられねばならなかった。
続が可能であるが、半導体素子の電極４と外部回路基板
の電極導体５との間に、金属線又は金属箔からなるブリ
ッジ状リード６．７．９を持ち、このブリッジ状リード
の機械的強度不足により、第４図に示すようにブリッジ
状リード１゜が破断し、それにより導通不良が発生した
り、まだ第６図に示すようにブリッジ状リード１００曲
りに」：り短絡が発生し、接続後の信頼性に欠け、取扱
いに非常に注意をはられねばならなかった。
まだ、生産性については、１つの接続又は半導体素子１
個に費す接続時間が決るので、半導体素子が複数個にな
ればその個数分たけ長く接続時間がかかり、量産による
メリットが出にくかった。さらに、接続時に熱圧着する
だめ、局部的ではあるが２００°Ｃ以上の高温を半導体
素子が受けるため、熱に敏感な素子“では特性に影響を
及ぼす事かあった。またさらに、熱圧着する冶具の大き
さや、金属箔の微細開極導体を形成する都合上、高密度
（６〜２０本／ｍ、）な電極接続を行う事は困難であっ
た。
個に費す接続時間が決るので、半導体素子が複数個にな
ればその個数分たけ長く接続時間がかかり、量産による
メリットが出にくかった。さらに、接続時に熱圧着する
だめ、局部的ではあるが２００°Ｃ以上の高温を半導体
素子が受けるため、熱に敏感な素子“では特性に影響を
及ぼす事かあった。またさらに、熱圧着する冶具の大き
さや、金属箔の微細開極導体を形成する都合上、高密度
（６〜２０本／ｍ、）な電極接続を行う事は困難であっ
た。
発明の目的
不発ｊＪｌは、以」二の問題点を解決するだめになされ
たもので、従来のような中間のブリッジ状１）−ドを廃
し、信頼性のある高密度の半導体素子の接続が容易に得
られる半導体素子の接続方法を提供することを目的どす
る。
たもので、従来のような中間のブリッジ状１）−ドを廃
し、信頼性のある高密度の半導体素子の接続が容易に得
られる半導体素子の接続方法を提供することを目的どす
る。
発明の構成
本発明は上記の目的を達成するため、半導体素子と外部
回路基板の市極接続部に導電性物質を形成し、さらにそ
の」二から電極接続部上にフ第１・レジスト膜を形成し
、その後市極接続部上に、フォトレジスト膜によりはさ
寸れた導電性物質を残存させるものである。
回路基板の市極接続部に導電性物質を形成し、さらにそ
の」二から電極接続部上にフ第１・レジスト膜を形成し
、その後市極接続部上に、フォトレジスト膜によりはさ
寸れた導電性物質を残存させるものである。
実施例
以下本発明の一実施例を図面に基いて説明する。
第６図ｄ〜ｄ （ｄ本発明の一実施例を示す工程図であ
って、ＬＥ、Ｄアレイ素子の接続方法の実施例を示す。
って、ＬＥ、Ｄアレイ素子の接続方法の実施例を示す。
丑す、第６図ａに示す様に、中火に発光部１１を持つＬ
ＥＤアレイ素子である半導体素子２の端面１２と多層セ
ラミック基板である外部回路基板３のｙｉｉｉｉ而１３
を面着さぜ、半導体電極４と外部回路基板３の電極導体
６の位置を合せて、ベース１に接着剤１４により固定す
る。次に第６図すに示す様に、導電性ペースト１５を、
半導体電（血４と′電極導体５をつなぐように塗布する
。次に第６図Ｃに示すように、〕第１・レジスト膜１６
を半導体素子２上および外部回路基板３上および導電性
ペースト１５」二にわたって全体に形成し、その後、半
導体素子２の電極４と外部回路基板３の電極導体５との
接続部上のフォトレジスト膜１６を感光させ現メ察する
と、第６図ｄに示すように、導電性ペースト１５が、半
導体素子２の電極４と外部回路基板３の電極導体５の上
に、フ第１・レジスト膜１６によりはさまれる様に残存
され、その後、導電性ペースト１５を硬化させる事によ
り、半導体素子２の電極４と、外部回路基板３の電極導
体５を接続する。
ＥＤアレイ素子である半導体素子２の端面１２と多層セ
ラミック基板である外部回路基板３のｙｉｉｉｉ而１３
を面着さぜ、半導体電極４と外部回路基板３の電極導体
６の位置を合せて、ベース１に接着剤１４により固定す
る。次に第６図すに示す様に、導電性ペースト１５を、
半導体電（血４と′電極導体５をつなぐように塗布する
。次に第６図Ｃに示すように、〕第１・レジスト膜１６
を半導体素子２上および外部回路基板３上および導電性
ペースト１５」二にわたって全体に形成し、その後、半
導体素子２の電極４と外部回路基板３の電極導体５との
接続部上のフォトレジスト膜１６を感光させ現メ察する
と、第６図ｄに示すように、導電性ペースト１５が、半
導体素子２の電極４と外部回路基板３の電極導体５の上
に、フ第１・レジスト膜１６によりはさまれる様に残存
され、その後、導電性ペースト１５を硬化させる事によ
り、半導体素子２の電極４と、外部回路基板３の電極導
体５を接続する。
第７図は、本実施例の要部拡大図であって、半導体素子
２と外部回路基板３の接続部上の導電性ペースト１５Ｈ
ニブオドレジスト膜１６によりはさまれて、電極４と電
極導体５が強固に接続されている。
２と外部回路基板３の接続部上の導電性ペースト１５Ｈ
ニブオドレジスト膜１６によりはさまれて、電極４と電
極導体５が強固に接続されている。
なお、導電性ペーストとしては、銀粉末とアクリル系フ
ォトレジストを重量比５：１〜２で混合したものが現像
が容易であり、微細ノーターンを形成しやすい。また、
本発明の導電性物質は、導電性ペースト以外に、金属粉
末等も使用できる。
ォトレジストを重量比５：１〜２で混合したものが現像
が容易であり、微細ノーターンを形成しやすい。また、
本発明の導電性物質は、導電性ペースト以外に、金属粉
末等も使用できる。
発明の詳細
な説明したように、本発明は半導体素子と外部回路基板
の電極の接続部上に、導電性ペーストを、フォトン／ス
トによりは、さみこんで形成する事になり、従来のよう
な中間のブリッジ状す−１・全廃し／こ半導体素子の接
続方法であり、導電１生ペーストによる接続であるだめ
、従来接続方法でみられたブリッジ状リードの＋ｆ９：
ｍ約９：不足から生ずる破断や短絡などの接続不良がな
くなり、信頼性の高い接続が得られる。生産性について
は、個数に関係なく一度の処理で接続できるので、１素
子の場合と複数個の場合とで接続に費やす時間に大きな
差はなく、量産によるメリットが出やすい。
の電極の接続部上に、導電性ペーストを、フォトン／ス
トによりは、さみこんで形成する事になり、従来のよう
な中間のブリッジ状す−１・全廃し／こ半導体素子の接
続方法であり、導電１生ペーストによる接続であるだめ
、従来接続方法でみられたブリッジ状リードの＋ｆ９：
ｍ約９：不足から生ずる破断や短絡などの接続不良がな
くなり、信頼性の高い接続が得られる。生産性について
は、個数に関係なく一度の処理で接続できるので、１素
子の場合と複数個の場合とで接続に費やす時間に大きな
差はなく、量産によるメリットが出やすい。
又、熱圧着接続に比べ、導電性ペースト硬化温度は１５
ｏ′Ｃ〜１８０′Ｃ程度であり、熱による素子への影響
が少なくなる。さらに、従来の接続方法では１恨界とみ
られていた１０本／ｍｍ程度の微卸ｊ・陰接続も、本発
明によれば、フオトレジスＩ・膜の露光、現像による形
成であり、比較的容易であり、より高密度な′電極の接
続も実施する事が出来る。
ｏ′Ｃ〜１８０′Ｃ程度であり、熱による素子への影響
が少なくなる。さらに、従来の接続方法では１恨界とみ
られていた１０本／ｍｍ程度の微卸ｊ・陰接続も、本発
明によれば、フオトレジスＩ・膜の露光、現像による形
成であり、比較的容易であり、より高密度な′電極の接
続も実施する事が出来る。
第１図〜第３図は従来の半導体素子の接続方法を示す斜
視図、第４図および第５図は従来の半導体素子の接続方
法の欠点を説明するだめの図、第６図ａ〜ｄは本発明の
半導体素子の接続方法の一実施例を示す工程図、第７図
は同実施列の接続部の拡大図である。 １−・・・・ベース、２・・−・−半導体素子、３・・
・外部回路基板、４−・・・電極、５・ ・−電極導体
、８・・−・耐熱性フィルム、１１・・・・・発光部、
１４・・ 接着剤、１５・−導電性ペースト、１６−−
・フォトレジスト膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ３ 図 図 第６図 （（１） 第 ６ 図 ｒＣノ
（ｄ）
視図、第４図および第５図は従来の半導体素子の接続方
法の欠点を説明するだめの図、第６図ａ〜ｄは本発明の
半導体素子の接続方法の一実施例を示す工程図、第７図
は同実施列の接続部の拡大図である。 １−・・・・ベース、２・・−・−半導体素子、３・・
・外部回路基板、４−・・・電極、５・ ・−電極導体
、８・・−・耐熱性フィルム、１１・・・・・発光部、
１４・・ 接着剤、１５・−導電性ペースト、１６−−
・フォトレジスト膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ３ 図 図 第６図 （（１） 第 ６ 図 ｒＣノ
（ｄ）
Claims (1)
- 表面に複数の電極を有する半導体素子の端面と、表面に
複数の電極導体を有する外部回路基板の端面とを、対応
する前記電極および前記電極導体の位置を合わせて密着
し、その後前記電極および前記電極導体の接続部上に導
電性物質を形成し、その後前記導電性物質を覆って前記
半導体表面および前記外部回路基板表面に７オトレジス
ト膜を形成し、その後前記フォトレジスト膜を露光、現
像して前記接続部上に前記フォトレジスト膜を残存させ
、その後前記電極および前記電極導体と前記フォトレジ
ストによりはさまれた領域以外の前記導電性物質を除去
することを特徴とする半導体素子の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180714A JPS5969938A (ja) | 1982-10-14 | 1982-10-14 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180714A JPS5969938A (ja) | 1982-10-14 | 1982-10-14 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969938A true JPS5969938A (ja) | 1984-04-20 |
Family
ID=16088028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180714A Pending JPS5969938A (ja) | 1982-10-14 | 1982-10-14 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969938A (ja) |
-
1982
- 1982-10-14 JP JP57180714A patent/JPS5969938A/ja active Pending
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