JPS5897087A - メモリ装置のドツトパタ−ン出力方式 - Google Patents
メモリ装置のドツトパタ−ン出力方式Info
- Publication number
- JPS5897087A JPS5897087A JP56195359A JP19535981A JPS5897087A JP S5897087 A JPS5897087 A JP S5897087A JP 56195359 A JP56195359 A JP 56195359A JP 19535981 A JP19535981 A JP 19535981A JP S5897087 A JPS5897087 A JP S5897087A
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- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ワードプロセッサ、オ、νイス・オートメー
ショ／・コンピュータ、マイコン等に使用されるメモリ
装置のドツトパターンの出力方式に関し、特に電源投入
時の出カバターンロード時間の改良に関するものである
。
ショ／・コンピュータ、マイコン等に使用されるメモリ
装置のドツトパターンの出力方式に関し、特に電源投入
時の出カバターンロード時間の改良に関するものである
。
第１図は、本発明に係るワードプロセッサ等のメイン装
置と出力装置のブロック構成図であり、Ａはメイン装置
、Ｂは出力装置、１はマイクロコンピュータ等の処理部
、２Ｆｉプログラム用メモリ、３はフロッピィディスク
等のメインメモリ装置、４は入出カバ、ファを有するメ
インメモリコ／トｏ−ラ、５ハ（ンタフェースＳＡ、マ
イクロコンピュータ５Ｂ、プログラム用メモリ５Ｃから
なる出力装置Ｂの制御部、６は出力装置Ｂの出力バター
７メモリである。
置と出力装置のブロック構成図であり、Ａはメイン装置
、Ｂは出力装置、１はマイクロコンピュータ等の処理部
、２Ｆｉプログラム用メモリ、３はフロッピィディスク
等のメインメモリ装置、４は入出カバ、ファを有するメ
インメモリコ／トｏ−ラ、５ハ（ンタフェースＳＡ、マ
イクロコンピュータ５Ｂ、プログラム用メモリ５Ｃから
なる出力装置Ｂの制御部、６は出力装置Ｂの出力バター
７メモリである。
第１図に示すような装置に使われる漢字パターンは、１
６Ｘ１６．２４Ｘ２４，３２Ｘ３２ドツト等があり、第
２図に示すように、記憶媒体ＭにドツトパターンＣＧと
ギャップＧが交互に記憶される。そして、ドツトパター
７００部分の読出し時間をＴａ＋ ギヤ、プＧを通過
する時間をＴｂとしである。
６Ｘ１６．２４Ｘ２４，３２Ｘ３２ドツト等があり、第
２図に示すように、記憶媒体ＭにドツトパターンＣＧと
ギャップＧが交互に記憶される。そして、ドツトパター
７００部分の読出し時間をＴａ＋ ギヤ、プＧを通過
する時間をＴｂとしである。
第１図において、電源投入時、メインメモリ装置６から
出カド、ドパターンＣＧを出力装置Ｂの制御部５を通し
て出カバターンメモリ６に書込む。
出カド、ドパターンＣＧを出力装置Ｂの制御部５を通し
て出カバターンメモリ６に書込む。
この時、メインメモリ装置乙に記憶されている所定の漢
字や記号のドツトパターンＣＧをメインメモリコントロ
ーラ４の入出カバ、ファより出力装置Ｂの制御部５を通
して出カバターンメモリ６へ書込む。このとき、メイン
メモリ装置６から読出したドツトパターンを出力装置へ
転送するのに要する時間をＴｃとすると、ＴｃがＴｂよ
り小さい（Ｔｃ＜Ｔｂ）ときは出力ドツトパターンｃＧ
の書込みをロードする順に書込めば良いが、ＴｃがＴｂ
より大きい（Ｔｃ＞Ｔｂ）ときロードする順に書込むと
、書込みの待つ時間が極端に長くなり書込み速度が極め
て遅くなる等の欠点があった。
字や記号のドツトパターンＣＧをメインメモリコントロ
ーラ４の入出カバ、ファより出力装置Ｂの制御部５を通
して出カバターンメモリ６へ書込む。このとき、メイン
メモリ装置６から読出したドツトパターンを出力装置へ
転送するのに要する時間をＴｃとすると、ＴｃがＴｂよ
り小さい（Ｔｃ＜Ｔｂ）ときは出力ドツトパターンｃＧ
の書込みをロードする順に書込めば良いが、ＴｃがＴｂ
より大きい（Ｔｃ＞Ｔｂ）ときロードする順に書込むと
、書込みの待つ時間が極端に長くなり書込み速度が極め
て遅くなる等の欠点があった。
本発明の目的は、前記欠点を除去するために、漢字や記
号等のドツトパターンのファイルの書込み方を工夫する
ことによシ、電源投入時の出カバターンのロード時間を
短縮することにある。
号等のドツトパターンのファイルの書込み方を工夫する
ことによシ、電源投入時の出カバターンのロード時間を
短縮することにある。
本発明は、前記目的を達成するためになされたものであ
り、その特徴は、メインメモリ装置からの所定のドアド
パターン部分の読出し時間がＴａ。
り、その特徴は、メインメモリ装置からの所定のドアド
パターン部分の読出し時間がＴａ。
ギヤ、プを通過する時間がＴｂ、 メインメモリ装置
から読出したドツトパターンを出方装置へ転送するのに
要する時間がＴｃであり、Ｔｂ（Ｔｃ（一般的にＴｂ（
Ｔｃである）であるとき、出カバターンメモリへのドツ
トパターンの書込み順番を次の式を満足するル個目おき
に書込む手段を備えたことにある。
から読出したドツトパターンを出方装置へ転送するのに
要する時間がＴｃであり、Ｔｂ（Ｔｃ（一般的にＴｂ（
Ｔｃである）であるとき、出カバターンメモリへのドツ
トパターンの書込み順番を次の式を満足するル個目おき
に書込む手段を備えたことにある。
（ｎ−１）（Ｔａ＋Ｔｂ）＋Ｔｂ＜Ｔｃ≦ｎ （Ｔａ
十Ｔｂ ） ＋Ｔｂ但し、ル＝１．２，３． である
。
十Ｔｂ ） ＋Ｔｂ但し、ル＝１．２，３． である
。
以下実施例とともに本発明の詳細な説明する。
第３図は、第１図の本発明に係る出カバターンメモリの
記憶媒体への書込み構成の一実施例を示す図であシ、前
記式のｎ ＝ ２の場合、即ち、Ｔｃ曝 が （Ｔａ ＋Ｔｂ ） ＋Ｔｂ＜Ｔｃ＜２（Ｔａ
十Ｔｂ ）＋Ｔｂの場合で、ドアドパターン部分を２個
目おきにファイルに書込んだものである。図中、ＣＧ、
、ＣＧ＊〜ＯＧ ｍ＋ Ｉ−ＣＧ 、 ＋ ＋は記憶媒
体Ｍに書込まれたドアドパターン部分、Ｇはギヤ、プ部
分、Ｔａは第１図のメイン装置Ａのメインメモリ装置６
に記憶されている漢字や記号等のドアドパターン部分の
読出し時間、Ｔｂは出カバターン部分にギヤ、プＧを通
過する時間、Ｔｃはメインメモリ装置６がら読出された
ドツトパターンを出方装置Ｂの制御！＃５を介して出カ
バターンメモリ６へ転送するのに要する時間、Ｔｗはロ
ードの待ち時間である。
記憶媒体への書込み構成の一実施例を示す図であシ、前
記式のｎ ＝ ２の場合、即ち、Ｔｃ曝 が （Ｔａ ＋Ｔｂ ） ＋Ｔｂ＜Ｔｃ＜２（Ｔａ
十Ｔｂ ）＋Ｔｂの場合で、ドアドパターン部分を２個
目おきにファイルに書込んだものである。図中、ＣＧ、
、ＣＧ＊〜ＯＧ ｍ＋ Ｉ−ＣＧ 、 ＋ ＋は記憶媒
体Ｍに書込まれたドアドパターン部分、Ｇはギヤ、プ部
分、Ｔａは第１図のメイン装置Ａのメインメモリ装置６
に記憶されている漢字や記号等のドアドパターン部分の
読出し時間、Ｔｂは出カバターン部分にギヤ、プＧを通
過する時間、Ｔｃはメインメモリ装置６がら読出された
ドツトパターンを出方装置Ｂの制御！＃５を介して出カ
バターンメモリ６へ転送するのに要する時間、Ｔｗはロ
ードの待ち時間である。
このようにすることにより、ロードの待ち時間Ｔｗを第
３図に示す如く短縮することができる。
３図に示す如く短縮することができる。
以上説明したように、本発明のドツトパターン出力方式
によれば、電源投入時のメインメモリ装置から出カバタ
ーンメモリへのロード時間が従来分単位もかかっていた
のを秒単位にまで短縮することができる。
によれば、電源投入時のメインメモリ装置から出カバタ
ーンメモリへのロード時間が従来分単位もかかっていた
のを秒単位にまで短縮することができる。
第１図は、本発明に係るワードプロセッサ等のメイン装
置と出力装置のブロック構成図、第２図は、第１図の出
カバターンメモリの記憶媒体の書込み構成を示す図、第
３図は、本発明の出カバターンメモリの記憶媒体の書込
み構成の一実施例を示す図である。 八 メイン装置 Ｂ 出力装置 １ メイン装置の処理部 ２ プログラム用メモリ ６・・メインメモリ装置 ４ メインメモリコントローラ ５ 出力装置Ｂの制御部 ６・出カバターンメモリ ＣＧ＋、ＣＧｔ、ＣＧｍ＋＋、ＯＧｎ＋＋ ドツト
パターンＧ・・ギヤ、プ 代理人 弁理士 秋 １）収 喜
置と出力装置のブロック構成図、第２図は、第１図の出
カバターンメモリの記憶媒体の書込み構成を示す図、第
３図は、本発明の出カバターンメモリの記憶媒体の書込
み構成の一実施例を示す図である。 八 メイン装置 Ｂ 出力装置 １ メイン装置の処理部 ２ プログラム用メモリ ６・・メインメモリ装置 ４ メインメモリコントローラ ５ 出力装置Ｂの制御部 ６・出カバターンメモリ ＣＧ＋、ＣＧｔ、ＣＧｍ＋＋、ＯＧｎ＋＋ ドツト
パターンＧ・・ギヤ、プ 代理人 弁理士 秋 １）収 喜
Claims (1)
- 【特許請求の範囲】 メイン装置のメインメモリ装置に記憶されている漢字や
記号等のドツトパターンを、ディスプレイ、プリンタ等
の出力装置のメモリにロードするドツトパターン出力方
式において、メインメモリ装置から所定のドツトパター
ン部分の読出し時間がＴａ＋ ギャップ通過時間がＴｂ
、メインメモリ装置から読出したドツトパターンを出方
装置へ転送するのに要する時間がＴｃであるとき、出カ
バターンメモリへのドツトパターンの書込み順番を、下
記の式を満足するル個目おきに書込む手段を備えたこと
を特徴とするメモリ装置のドツトパターン出力方式。 （ＦＬ−１） （Ｔａ＋Ｔｂ ）＋Ｔａ＜Ｔｃ≦ｔＬ
（Ｔａ ＋Ｔｂ ）＋Ｔｂ但し、ルー１．２，３．
・である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195359A JPS5897087A (ja) | 1981-12-04 | 1981-12-04 | メモリ装置のドツトパタ−ン出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195359A JPS5897087A (ja) | 1981-12-04 | 1981-12-04 | メモリ装置のドツトパタ−ン出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897087A true JPS5897087A (ja) | 1983-06-09 |
Family
ID=16339857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195359A Pending JPS5897087A (ja) | 1981-12-04 | 1981-12-04 | メモリ装置のドツトパタ−ン出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897087A (ja) |
-
1981
- 1981-12-04 JP JP56195359A patent/JPS5897087A/ja active Pending
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