JPH0334076B2 - - Google Patents
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- Publication number
- JPH0334076B2 JPH0334076B2 JP19657281A JP19657281A JPH0334076B2 JP H0334076 B2 JPH0334076 B2 JP H0334076B2 JP 19657281 A JP19657281 A JP 19657281A JP 19657281 A JP19657281 A JP 19657281A JP H0334076 B2 JPH0334076 B2 JP H0334076B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- signal
- output
- cpu
- clock signal
- Prior art date
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- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 2
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 2
- 102100021133 Nuclear protein 1 Human genes 0.000 description 2
- 101150080085 SEG1 gene Proteins 0.000 description 2
- 101100421134 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sle1 gene Proteins 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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Landscapes
- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
発明の技術分野
この発明は独自の表示RAMを備えた表示制御
装置において、CPUより送出される２つの信号
から表示制御信号を作成するようにした表示
RAM制御方式に関する。
装置において、CPUより送出される２つの信号
から表示制御信号を作成するようにした表示
RAM制御方式に関する。
発明の技術的背景
従来、RAMを表示用として使用する場合、デ
ユーテイに応じた本数の選択信号（コモン信号）
を必要とした表示制御方式が用いられていた。
ユーテイに応じた本数の選択信号（コモン信号）
を必要とした表示制御方式が用いられていた。
背景技術の問題点
このような方式では１チツプのシステムでは問
題にならないが、表示機能が多機能となり、表示
専用チツプが必要となつた場合に、CPUと表示
専用チツプ間で送出される選択信号の本数が多く
なり、そのインタフエースが複雑になるという欠
点があつた。
題にならないが、表示機能が多機能となり、表示
専用チツプが必要となつた場合に、CPUと表示
専用チツプ間で送出される選択信号の本数が多く
なり、そのインタフエースが複雑になるという欠
点があつた。
発明の目的
この発明は上記の点に鑑みてなされたもので、
その目的は独自の表示RAMを備えた表示制御装
置において、CPUより送出される２つの信号か
ら表示制御信号を作成するようにした表示RAM
制御方式を提供することにある。
その目的は独自の表示RAMを備えた表示制御装
置において、CPUより送出される２つの信号か
ら表示制御信号を作成するようにした表示RAM
制御方式を提供することにある。
発明の概要
CPUより送出される２つの信号（クロツク信
号φA、フレーム信号FR）とからｎ進カウンタの
クリア信号を作成し、さらに上記フレーム信号
FRよりコモン信号に同期したフレーム信号
FR′を作るタイミング信号発生回路とを設けてい
る。
号φA、フレーム信号FR）とからｎ進カウンタの
クリア信号を作成し、さらに上記フレーム信号
FRよりコモン信号に同期したフレーム信号
FR′を作るタイミング信号発生回路とを設けてい
る。
発明の実施例
以下、図面を参照してこの発明の一実施例を説
明する。第１図は表示RAMを備えた表示制御装
置を示すブロツク図である。図において、１１は
ｎ進カウンタである。このｎ進カウンタ１１のク
ロツク端子CPにはCPU（図示せず）から送出さ
れるクロツク信号φAが入力される。また、CPU
より送出されるフレーム信号FRはタイミング信
号発生回路１２に入力される。このタイミング信
号発生回路１２はクロツクドインバータ１２１〜
１２６、インバータ１２７〜１２９、アンド回路
１３とにより構成されているもので、インバータ
１２７の出力信号（点の信号）及びクロツクド
インバータ１２３の出力信号（点の信号）はそ
れぞれアンド回路１３に入力される。そして、こ
のアンド回路１３の出力は上記ｎ進カウンタ１１
のクリア端子CLに入力される。また、インバー
タ１２９の出力信号はフレーム信号FR′として出
力される。そして、上記ｎ進カウンタ１１から出
力される信号は信号ラインx1〜xjを介してアンド
回路１４１〜１４ｊに入力される。また、CPU
から送出されるチツプセレクト信号CSはインバ
ータ１５を介して上記アンド回路１４１〜１４ｊ
に入力される。しかして、CPUから送出される
行アドレス信号X1〜Xjはアンド回路１６１〜１
６ｊに入力される。ここで、上記アンド回路１６
１〜１６ｊにはチツプセレクト信号CSが入力さ
れる。そして、上記アンド回路１４１及び１６１
の出力信号ないし上記アンド回路１４ｊ及び１６
ｊの出力信号はオア回路１７１ないし１７ｊを介
して行デコーダ（ROW DECORER）１８に入
力される。この行デコーダは表示用RAM１９の
行アドレスを指定する。また、CPUより送出さ
れるデータD1〜Dlはデータ制御部（DATA
CONTROL）２０に入力される。このデータ制
御部２０にはCPUより送出されるチツプセレク
ト信号CSが入力される。また、CPUより送出さ
れるチツプセレクト信号CS及び続出し／書込み
信号Ｒ／Ｗは上記データ制御部２０に入力され
る。さらに、CPUより送出される列アドレス信
号Y1〜Ymは列デコーダ（COLUMN
DECODER）２１に入力される。そして、列デ
コーダ２１は表示RAM１９の列アドレスを指定
する。しかして、上記表示RAM１９から出力さ
れる表示データは表示LATCH／LEVEL変換回
路２２に入力される。この表示LATCH／
LEVEL変換回路２２には上記タイミング信号発
生回路１２から出力されるフレーム信号FR′が入
力される。そして、上記表示LATCH／LEVEL
変換回路２２からは表示部（図示せず）にセグメ
ント信号SEG1〜SEGkが出力される。
明する。第１図は表示RAMを備えた表示制御装
置を示すブロツク図である。図において、１１は
ｎ進カウンタである。このｎ進カウンタ１１のク
ロツク端子CPにはCPU（図示せず）から送出さ
れるクロツク信号φAが入力される。また、CPU
より送出されるフレーム信号FRはタイミング信
号発生回路１２に入力される。このタイミング信
号発生回路１２はクロツクドインバータ１２１〜
１２６、インバータ１２７〜１２９、アンド回路
１３とにより構成されているもので、インバータ
１２７の出力信号（点の信号）及びクロツクド
インバータ１２３の出力信号（点の信号）はそ
れぞれアンド回路１３に入力される。そして、こ
のアンド回路１３の出力は上記ｎ進カウンタ１１
のクリア端子CLに入力される。また、インバー
タ１２９の出力信号はフレーム信号FR′として出
力される。そして、上記ｎ進カウンタ１１から出
力される信号は信号ラインx1〜xjを介してアンド
回路１４１〜１４ｊに入力される。また、CPU
から送出されるチツプセレクト信号CSはインバ
ータ１５を介して上記アンド回路１４１〜１４ｊ
に入力される。しかして、CPUから送出される
行アドレス信号X1〜Xjはアンド回路１６１〜１
６ｊに入力される。ここで、上記アンド回路１６
１〜１６ｊにはチツプセレクト信号CSが入力さ
れる。そして、上記アンド回路１４１及び１６１
の出力信号ないし上記アンド回路１４ｊ及び１６
ｊの出力信号はオア回路１７１ないし１７ｊを介
して行デコーダ（ROW DECORER）１８に入
力される。この行デコーダは表示用RAM１９の
行アドレスを指定する。また、CPUより送出さ
れるデータD1〜Dlはデータ制御部（DATA
CONTROL）２０に入力される。このデータ制
御部２０にはCPUより送出されるチツプセレク
ト信号CSが入力される。また、CPUより送出さ
れるチツプセレクト信号CS及び続出し／書込み
信号Ｒ／Ｗは上記データ制御部２０に入力され
る。さらに、CPUより送出される列アドレス信
号Y1〜Ymは列デコーダ（COLUMN
DECODER）２１に入力される。そして、列デ
コーダ２１は表示RAM１９の列アドレスを指定
する。しかして、上記表示RAM１９から出力さ
れる表示データは表示LATCH／LEVEL変換回
路２２に入力される。この表示LATCH／
LEVEL変換回路２２には上記タイミング信号発
生回路１２から出力されるフレーム信号FR′が入
力される。そして、上記表示LATCH／LEVEL
変換回路２２からは表示部（図示せず）にセグメ
ント信号SEG1〜SEGkが出力される。
次に、上記のように構成されたこの発明の動作
を説明する。まず、CPUより送出されるコモン
信号COM１、クロツク信号φA、フレーム信号FR
は第２図ＡないしＣに示しておく、そして、
CPUから送出されるフレーム信号FRはタイミン
グ信号発生回路１２に入力される。そして、この
タイミング信号発生回路１２において、入力され
たフレーム信号FRはクロツク信号Aに同期して
点に同図Ｄに示すような波形の信号が表われ
る。次に、同図Ｄに示したような点の信号はク
ロツク信号φAに同期して点に同図Ｅに示すよ
うな波形が表われる。そして、上記点及び点
の信号はアンド回路１３に入力されるため、アン
ド回路１３からは同図Ｆに示すようなクリア信号
CLが出力される。このクリア信号CLによりｎ進
カウンタ１１がリセツトされる。そして、ｎ進カ
ウンタ１１は入力されるクロツク信号φAに同期
して、同図ＧないしＩに示すように歩進される。
この場合ｊ＝３（８進カウンタ）の場合について
説明している。また、第２図Ｅに示した点の信
号はクロツク信号Aに同期して同図Ｌに示すよ
うにフレーム信号FR′として表示LATCH／
LEVEL変換回路２２に出力される。このことに
より、上記フレーム信号FR′は同図Ａに示したコ
モン信号COM１と同期することになる。
を説明する。まず、CPUより送出されるコモン
信号COM１、クロツク信号φA、フレーム信号FR
は第２図ＡないしＣに示しておく、そして、
CPUから送出されるフレーム信号FRはタイミン
グ信号発生回路１２に入力される。そして、この
タイミング信号発生回路１２において、入力され
たフレーム信号FRはクロツク信号Aに同期して
点に同図Ｄに示すような波形の信号が表われ
る。次に、同図Ｄに示したような点の信号はク
ロツク信号φAに同期して点に同図Ｅに示すよ
うな波形が表われる。そして、上記点及び点
の信号はアンド回路１３に入力されるため、アン
ド回路１３からは同図Ｆに示すようなクリア信号
CLが出力される。このクリア信号CLによりｎ進
カウンタ１１がリセツトされる。そして、ｎ進カ
ウンタ１１は入力されるクロツク信号φAに同期
して、同図ＧないしＩに示すように歩進される。
この場合ｊ＝３（８進カウンタ）の場合について
説明している。また、第２図Ｅに示した点の信
号はクロツク信号Aに同期して同図Ｌに示すよ
うにフレーム信号FR′として表示LATCH／
LEVEL変換回路２２に出力される。このことに
より、上記フレーム信号FR′は同図Ａに示したコ
モン信号COM１と同期することになる。
ところで、CPUから送出されるチツプセレク
ト信号CSが“０”レベルのときはアンド回路１
４１〜１４ｊ（ｊ＝３）のゲートが開いているた
め、ｎ進カウンタ１１の計数値「０」〜「７」が
アンド回路１４１〜１４ｊ（ｊ＝３）、オア回路１
７１〜１７ｊ（ｊ＝３）を介して行デコーダ１８
に入力される。そして、この行デコーダ１８から
表示RAM１９の「０」行ないし「７」行のアド
レスが指定される。このことにより、上記表示
RAM１９の「０」行目ないし「７」行目に記憶
されている表示データは表示LATCH／LEVEL
変換回路２２に出力される。つまり、表示
LATCH／LEVEL変換回路２２に入力される表
示データ（つまり、点のデータ）は第２図Ｊに
示すように、上記ｎ進カウンタ１１の計数値と同
じ値の行のデータである。さらに、上記表示
LATCH／LEVEL変換回路２２に入力された一
行分の表示データは１クロツク分遅延されてセグ
メント信号SEG１〜SEGk（ｋ＝32）として表示
部（図示せず）に出力される。この結果、上記表
示LATCH／LEVEL変換回路２２に入力される
フレーム信号FR′と表示LATCH／LEVEL変換
回路２２から出力される表示RAM１９の「０」
行〜「７」行に対応するセグメント信号SEG１
〜SEGk（ｋ＝32）との同期がとられる。ここで、
表示RAM１９の各行には８つのデータが記憶さ
れており、各データが４ビツトで構成されている
とすると一行分のセグメント信号は４×８＝32と
なる。
ト信号CSが“０”レベルのときはアンド回路１
４１〜１４ｊ（ｊ＝３）のゲートが開いているた
め、ｎ進カウンタ１１の計数値「０」〜「７」が
アンド回路１４１〜１４ｊ（ｊ＝３）、オア回路１
７１〜１７ｊ（ｊ＝３）を介して行デコーダ１８
に入力される。そして、この行デコーダ１８から
表示RAM１９の「０」行ないし「７」行のアド
レスが指定される。このことにより、上記表示
RAM１９の「０」行目ないし「７」行目に記憶
されている表示データは表示LATCH／LEVEL
変換回路２２に出力される。つまり、表示
LATCH／LEVEL変換回路２２に入力される表
示データ（つまり、点のデータ）は第２図Ｊに
示すように、上記ｎ進カウンタ１１の計数値と同
じ値の行のデータである。さらに、上記表示
LATCH／LEVEL変換回路２２に入力された一
行分の表示データは１クロツク分遅延されてセグ
メント信号SEG１〜SEGk（ｋ＝32）として表示
部（図示せず）に出力される。この結果、上記表
示LATCH／LEVEL変換回路２２に入力される
フレーム信号FR′と表示LATCH／LEVEL変換
回路２２から出力される表示RAM１９の「０」
行〜「７」行に対応するセグメント信号SEG１
〜SEGk（ｋ＝32）との同期がとられる。ここで、
表示RAM１９の各行には８つのデータが記憶さ
れており、各データが４ビツトで構成されている
とすると一行分のセグメント信号は４×８＝32と
なる。
しかして、上記表示RAM１９に表示データを
書き込む場合にはCPUよりライト信号を“１”
状態、チツプセレクト信号CSを“１”状態にし
て、行アドレス信号X1〜Xj及び列アドレス信号
Y1〜Ymによりアドレスを指定しデータD1〜Dl
を送出することにより行なわれる。
書き込む場合にはCPUよりライト信号を“１”
状態、チツプセレクト信号CSを“１”状態にし
て、行アドレス信号X1〜Xj及び列アドレス信号
Y1〜Ymによりアドレスを指定しデータD1〜Dl
を送出することにより行なわれる。
発明の効果
以上詳述したようにこの発明によれば、表示機
能が多機能になり表示専用チツプが必要になつた
場合でも独自の表示RAMを備えた表示制御装置
において、２つの信号（クロツク信号φA、フレ
ーム信号FR）のみで、多数のデユーテイに応じ
たセグメント出力を提供できる。
能が多機能になり表示専用チツプが必要になつた
場合でも独自の表示RAMを備えた表示制御装置
において、２つの信号（クロツク信号φA、フレ
ーム信号FR）のみで、多数のデユーテイに応じ
たセグメント出力を提供できる。
第１図はこの発明の一実施例を示す表示RAM
を備えた表示制御装置を示すブロツク図、第２図
ＡないしＬは動作を説明するためのタイミングチ
ヤートである。 １１……ｎ進カウンタ、１２……タイミング信
号発生回路、１８……行デコーダ、１９……表示
RAM、２０……データ制御部、２１……列デコ
ーダ、２２……表示LATCH／LEVEL変換回路。
を備えた表示制御装置を示すブロツク図、第２図
ＡないしＬは動作を説明するためのタイミングチ
ヤートである。 １１……ｎ進カウンタ、１２……タイミング信
号発生回路、１８……行デコーダ、１９……表示
RAM、２０……データ制御部、２１……列デコ
ーダ、２２……表示LATCH／LEVEL変換回路。
Claims (1)
- １ 第１乃至第ｋのセグメント信号及びCPUか
ら出力される第１乃至第ｊのコモン信号により表
示駆動される表示部を有する電子機器において、
ｊ行の表示データを記憶する表示用RAMと、上
記CPUから出力されるクロツク信号φAにより歩
進され上記表示用RAMの行アドレスを指定する
ｎ進カウンタと、上記表示RAMから出力される
１行分の表示データをラツチし１クロツク信号
φA分だけ遅延させて上記第１乃至第ｋのセグメ
ント信号を出力する表示ラツチ部と、上記CPU
から出力されるフレーム信号FRから上記クロツ
ク信号φAの立ち下がりに同期した上記ｎ進カウ
ンタの計数値をクリアするクリア信号CL及び上
記クロツク信号φAの立ち下がりの次の立ち下が
りに同期し上記表示ラツチ部に出力されるフレー
ム信号FR′を発生させるタイミング信号発生部と
を有し、上記フレーム信号FR′と上記第１のコモ
ン信号との同期がとれるよう上記フレーム信号
FRの立ち上がりは上記第１のコモン信号の立ち
上がりよりも１クロツク信号φA分だけ早く立ち
上がつていることを特徴とする表示RAM制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19657281A JPS5897088A (ja) | 1981-12-07 | 1981-12-07 | 表示ｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19657281A JPS5897088A (ja) | 1981-12-07 | 1981-12-07 | 表示ｒａｍ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897088A JPS5897088A (ja) | 1983-06-09 |
| JPH0334076B2 true JPH0334076B2 (ja) | 1991-05-21 |
Family
ID=16359965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19657281A Granted JPS5897088A (ja) | 1981-12-07 | 1981-12-07 | 表示ｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897088A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0673061B2 (ja) * | 1984-04-23 | 1994-09-14 | 株式会社東芝 | 表示制御回路 |
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
-
1981
- 1981-12-07 JP JP19657281A patent/JPS5897088A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897088A (ja) | 1983-06-09 |
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