JPS589969B2 - 直接デ−タ転送におけるアドレス制御回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、メモリーに格納されたデータの処理が容易
に行なえるようにした直接データ転送におけるアドレス
制御回路に関する。

従来の直接データ転送（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）（以下ＤＭＡと云う）においては、第１
図で示すようにデータを転送するメモリーのスタート番
地（ＡＤＲ８）と転送するメモリーの個数（ｎ）を指定
し、■データをメモリーに転送するごとに番地をＬつ増
加または減少してｎ個のデータをメモリーに転送してい
る。

しかし、動特性試験などで多種類の変数をメモリーに直
接転送する場合、データ（Ｄｉｊ）（ｉは変数の種類、
ｊはデータのサンプル順位を示す。

）は、第２図に示す順序で格納され、各種変数のデータ
間の関係を調べるためにデータ処理をする場合、プログ
ラムのステップ数が多くなり、ソフトウェアの面で不都
合なことが多かった。

この発明１ｄこのような点に留意し、変数の種類に応じ
てデータの格納番地を分け、以後のデータ処理が各章に
行なえるようにしたものであり、つぎにこの発明をその
１実施例を示した第３図以下の図面とともに詳細に説明
する。

第３図ないし第６図において、１は第１ないし第ｍチャ
ンネル（ＣＨｏ）、 ・・・、（ＣＨｍ−１）に入力さ
れる第１ないし第ｍ変数（Ｘｏ）、・・・。

（Ｘｍ−１）のデータ（４）ｏ）、…、（Ｄｍ ｔ）
より１つのチャンネルのデータを選択して出力するマル
チプレクサ、２はマルチプレクサ１の出力をサンプルホ
ールドするサンプルホールド回路、３はサンプルホール
ド回路２の出力をＡＤ変換するＡＤ変換器、４はＤＭＡ
スタートパルス（ａ）によりセットされ 第１ゲート信
号（ｂ）を出力する第１フリツプフロツプ、５は第１ゲ
ート信号（ｂ）が“１”の間サンプル周期Ｔ秒ごとに第
１サンプルパルス（ｃ）を出力するタイマー、６，７，
８゜９は前記ＤＭＡスタートパルス（ａ）により転送ス
タート番地（ＡＤＲ８）をプリセットされ、第１サンプ
ルパルス（Ｃ）によりカウントアツプされるデータカウ
ンタ、１０はメモリーサイクルエンドパルス（ｄ）によ
りカウントアツプされ、何番目の変数であるかをカウン
トする変数カウンタであり、該カウンタ１０は第１サン
プルパルス（Ｃ）によってクリヤされ、またその出力は
マルチプレクサ１に接続され、マルチプレクサ１の選択
するチャンネルを制御して−る。

また１１は変数カウンタ１０の出力（Ｐ）をデータサン
プル数（ｎ）倍する定数倍回路、１２．１３，１４．１
５は定数回路１１の出力（Ｐｎ）とデータカウンタ６．
７，８．９の出力りとを加算する加算器、１６，１７．
１８はＤＭＡスタートパルス（ａ）によりプリセットさ
れ、第１サンプルパルス（ｃ）によりカウントダウンさ
れるサンプルカウンタ、１９はサンプルカウンタ１６゜
１７．１８の出力（Ｒ）がＯになったとき発生されるボ
ロー信号（ｅ）よりＤＭＡエンドパルス（ｆ）を出力す
るワンショットモノマルチであり、ＤＭＡエンドパルス
（ｆ）は前記第１フリツプフロツプ４をリセットする。

また２０は第１サンプルパルス（Ｃ）によりプリセット
され、メモリーサイクルエンドパルス（ｄ）によりカウ
ントダウンされる第２変数カウンタ、２１は第１サンプ
ルパルス（Ｃ）によりセットされる第２フリツプフロツ
プであり、その第２ゲート信号出力（ｇ）はアンドゲー
ト２２を開ける。

この第２フリツプフロツプ２１は第２変数カウンタ２０
のボロー信号（ｐ）によってリセットされる。

また２３はメモリーサイクルエンドパルス（ａ）と第１
サンプルパルス（ｃ）を入力とするオアゲート、２４は
オアゲート２３の出力によって駆動され、Ｔ１秒後にワ
ンショットモノマルチ２５を駆動してサンプルホールド
回路２に第２サンプルパルス（ｈ）ｋ入力する第２タイ
マー、２６は前記第２サンプルパルス（ｈ）によって駆
動され、Ｔ２秒後にワンショットモノマルチ２７を駆動
してＡＤ変換器３にＡＤ変換スタートパルス（ｉ）を入
力する第３タイマー、２８はＡＤ変換器３のＡＤ変換エ
ンドパルス（Ｊ）よりアンドゲート２２を介してメモリ
ーライトパルス（ｋ）を出力するワンショットモノマル
チである。

なお、メモリー２９のアドレス、入力データおよびその
コントロールは直接転送（ＤＭＡ ）モードになってい
る。

つぎに前記実施例の作動につき説明する。

まず最初にＤＭＡスタートパルス（ａ）が発生すると、
これによりデータカウンタ６，７，８．９に転送スター
ト番地（ＡＤＲ８）がプリセットされ、サンプルカウン
タ１６，１７，１８に各種データのサンプル数（ｎ）が
プリセットされ、さらに第１フリツプフロツプ４がセッ
トされる。

つぎに第１タイマー５は第５図に示すように、第１ゲー
ト信号（ｂ）が“１”の間サンプル周期Ｔ秒ごとに第１
サンプルパルス（Ｃ）を出力し、該パルス（Ｃ）はデー
タカウンタ６．７，８，９をカウントアツプし、サンプ
ルカウンタ１６，１７，１８をカウントダウンし、変数
カウンタ１０をクリヤし、第２変数カウンタ２０に変数
の種類の数ｍ−１をプリセットし、第２フリツプフロツ
プ２１をセットする。

さらにこの第１サンプルパルス（Ｃ）はオアゲート２３
を通過し、第２タイマー２４を駆動し、第６図に示すよ
うにＴ１秒後にワンショットモノマルチ２５を駆動して
第２サンプルパルス（ｈ）’ｅサンプルホールド回路２
に入力する。

一方、マルチプレクサ１はチャンネル（ＣＨＯＬ…、（
ＣＨｍ−１）を通ってそれぞれ入力されるデータ（Ｄｏ
）、…、（Ｄｍ−１）のうち変数カウンタ１０に蓄積さ
れている数Ｏに対応するチャンネル（ＣＨｏ）のデータ
（Ｄｏ）を選択して出力し、サンプルホールド回路２は
この出力（Ｄｏ）をサンプルホールドする。

また第３タイマー２６は第２サンプルパルス（ｈ）によ
って駆動されＴ２秒後にワンショットモノマルチ２７を
駆動してＡＤ変換スタートパルス（ｉ）をＡＤ変換器３
に入力する。

ＡＤ変換器３はそのパルス（ｉ）によりサンプルホール
ド回路２の出力をＡＤ変換し、２進１２ビツトのデータ
（Ｄｏ）’、…。

（Ｄｌｌ）′を出力するとともに、ＡＤ変換エンドパル
ス（Ｊ）を出力する。

ＡＤ変換エンドパルス（ｊ）はワンショットモノマルチ
２８を駆動し、さらに第２フリツプフロツプ２１の第２
ゲート信号（ｇ）により開かれているアンドゲート２２
を通過してメモリーライトパルス（ｋ）として出力され
る。

一方、変数カウンタ１０の出力（ｐ）は定数倍回路１１
でデータのサンプル数（ｎ）倍され、データカウンタ６
．７，８，９の出力Ｑと加算器１２、１３゜１４．１５
で加算され（Ｐｎ＋Ｑ）、２進１６ビツトのメモリーア
ドレス（ＭＡｏ）、…、（ＭＡ１５）が出力される。

したがってＤＭＡスタートパルス（ａ）が入力され、最
初の第１サンプルパルス（ｃ）が発生した状態では、最
初の第１サンプルパルス（Ｃ）はＤＭＡスタートパルス
（ａ）と重なり、データカウンタ６、サンプルカウンタ
１６のカウントは行なわれず、変数カウンタ１０の出力
はＯで、メモリーアドレス（ＭＡｏ）。

…、（ＭＡ、）は転送スタート番地（ＡＤＲ８）を指定
し、前記メモリーライトパルス（ｋ）が出力されたとき
は第１変数（Ｘｏ）の第１番目のデータ（ＤＯＯ）がメ
モリー２９のＡＤＨ８番地に書込まれる。

メモリー２９に書込みが終わるとメモリーサイクルエン
ドパルス（１）が発生され、これが変数カウンタ１０を
カウントアツプし、マルチプレクサ１のチャンネルを切
換え、第２変数カウンタ２０をカウントダウンする。

このとき変数カウンタ１０の出力（Ｐ）は１となり、こ
れが定数倍回路１１で０倍されてデータカウンタ６．７
，８，９の出力（ＡＤＲ８）と加算され、加算器１２．
１３゜１４．１５の出力（Ｍｏ ） 、…、（Ｍ２Ｓ
）はＡ Ｄ ＲＳ ＋ｎ番地全示し、この番地に第２変
数（Ｘｌ）の第１番目のデータ（ＤＩＯ）が書き込まれ
る。

同様に変数カウンタ１０の出力（Ｐ）が２になり、Ａ
Ｄ ＲＳ ＋ ２ ｎ番地に第３変数（Ｚ２）の第１番
目のデータ（Ｄ２０ ）が書き込まれ、以下同じ動作を
繰り返し、ＡＤＲ８＋（ｍ−１）ｎ番地第ｍ変数（Ｘｍ
−ｔ）の第１番目のデータ（Ｄｍ−１，０）が書き込ま
れ、メモリーサイクルエンドパルス（４）が第２変数カ
ウンタ２０をカウントダウンしたとき、該カウンタ２５
の出力（Ｒ）は０になり、ボロー信号（Ｐ）を出力して
このサンプル時刻でのデータ転送は完了し、第２フリツ
プフロツプ２１をリセットする。

第２フリツプフロツプ２１の出力はアンドゲート２１を
閉じ、以後次のサンプルパルスが来るまでメモリー２３
へのデータの書込みを禁止する。

そして次の第１サンプルパルス（ｃ）が発生すると、デ
ータカウンタ６、７、８、９’ｅカウントアツプ、サン
プルカウンタ１６、１７、１１カウントダウンし、ＡＤ
Ｒ８＋１番地に第１変数（Ｘｏ）の第２番目のデータ（
Ｄｏｒ Ｌ ＡＤＲ８＋ Ｌ ＋ｎ番地に第２変数（Ｘ
ｌ）の第２番目のデータ（Ｄｌｌ）。

・・・、ＡＤＲ８＋１＋（ｍ Ｌ）ｎ番地に第ｍ変数
。

の第２番目のデータ（４）ｍ−１，１） を書込む。

以下同様の動作を繰り返し、ＡＤＲ８＋ｎ−１番地に第
１変数（ＸＯ）の第ｎ番目のデータ（Ｄｏ、ｎ−１）、
ＡＤＲ８＋ｎ−１＋ｎ番地に第２変数（Ｘｌ）の第ｎ番
目のデータ（Ｄ１＋ ｎ １） 、…。

ＡＤＲ８＋ｎ−１＋（ｍ−１）ｎ番地に第市変数の第ｎ
番目のデータ（Ｄｍ−１，ｎ ｔ ）”書込み、次の
第１サンプルパルス（Ｃ）がサンプルカウンタ１６、１
７、１８’にカウントダウンしたときサンプルカウンタ
１８はボロー信号（ｅ）によりワンショ。

ットモノマルチ１９を駆動し、ＤＭＡエンドパルス（ｆ
）’ｅ出力する。

ＤＭＡエンドパルス（ｆ）は直接データ転送の終了を外
部に知らせると同時に、第１フリツプフロツプ４をリセ
ットし、第１サンプルパルス（ｃ）の発生を禁止する。

この回路により直接データ転送を行なった場合メモリー
２９に格納されたデータの配列状態は第７図に示すよう
になり、各変数（ＸＯ）、・・・。

（Ｘｍ ｔ）ごとにデータ（Ｄｏｏ ） 、… 、（
Ｄｏｌｎ −１）。

・・・、（Ｄｍ−１，ｏ）、・・・ｔ （Ｄｍ−１５ｎ
−１）が連続的に配列しており、以後のデータ処理、デ
ータチェックに大変便利なものである。

つぎに前記回路における定倍数回路１１について説明す
る。

データのサンプル数ｎが１６＝２４，３２＝２５などの
ように２つの階乗で表わされる場合には、変数カウンタ
１０の各ビラトラシフトするだけで定数倍回路１１を構
成することができるが、サンプル数ｎがたとえば５０の
ような場合には第８図ａで示すような回路構成としなけ
ればならない。

すなわち、同図において３０は変数カウンタ１０の第４
ビツト出力（０を入力（Ｘｌ）とする第１加算器であり
、該入力（Ｘｌ）をそのまま第１ビツト出力（Ｚ１）と
し、第２ないし第４ビツト出力（Ｚ２）、（Ｚ３）、（
Ｚ４）はＯである。

また３１は変数カウンタ１０の第１ないし第４ビツト出
力（Ａ 、 （Ｂ） 、 （Ｏ，（ＤＪを一方の第１な
いし第４ビツト入力（ＸＬ ） 、 （Ｚ２ ） 、
（Ｚ３ ） 、（Ｚ４）と臥該カウンタ１０の第４ビツ
ト出力（０を他方の第１ビツト出力（￥１）、第１ない
し第３ビツト出力■、 （Ｂ） 、 （０を第２ないし
第４ビツト入力（Ｚ２）。

（Ｚ３）、（Ｚ４）とする第２加算器であり、各ビット
の加算結果を各ビット出力（Ｚ１）、・・・。

（Ｚ４）としており、第１加算器３０と第２加算器３１
は桁上げが行なわれるよう相互に連結されている。

そして定数倍回路１１の第１ビツト出力（Ｅｌ）は０で
、変数カウンタ１０の第１ないし第３ビツト出力（Ａ）
、（Ｂ）、（Ｃ）が定数倍回路１１の第２ないし第４′
ビツト出力（Ｅ２）、（Ｅ３）、（Ｅ４）、第２加算器
”２５の第１ないし第４ビツト出力（ｚＢ。

（Ｚ２）、（Ｚ３）、（Ｚ４）が定数倍回路１１の第５
ないし第８ビツト出力（Ｅ５ ）、（Ｅ６ ）、 （
Ｅ（Ｅ７）、（Ｅ８）、第１加算器２４の第１ないし第
４出力（ＺＬ ）、（Ｚ２ ）、（Ｚ３ ）、（Ｚ４）
が定数倍回路１１の第９ないし第１２ビツト出力（Ｅ９
） 、 （ＥＩＯ） 、 （Ｅｌｌ） 、 （Ｅｌ２）
となっている。

この回路構成により同図すに示すように、変数カウンタ
１０の出力の２倍と２４倍と２５倍とが加算される結果
該当力の２＋２４＋２５＝５０倍の出力が得られるもの
である。

以上のようにこの発明の直接データ転送におけるアドレ
ス制御回路によると、変数カウンタ、データカウンタ、
定数倍回路および加算器を設け、メモリーに転送するア
ドレスを制御することにより、データ処理、データチェ
ックに便利な配列でデータをメモリーに記憶させること
ができ、この発明はきわめて顕著な効果を発揮するもの
である。

【図面の簡単な説明】 第１図は従来の直接データ転送によりｎ個のデータをメ
モリーに転送した状態を示す図、第２図は従来の直接デ
ータ転送によりデータ全転送した場合のメモリーのデー
タ格納状態を示す図、第３図はこの発明の直接データ転
送におけるアドレス制御回路の１実施例のブロック回路
図、第４図はデータがメモリーに書込まれる状態を示す
説明図、第５図は第３図の回路の全動作における各信号
波形図、第６図は第３図の回路の動作の一部における各
信号波形図、第７図は前記実施例の回路を用いて直接デ
ータ転送を行なった場合のメモリーのデータ格納状態を
示す図、第８図ａは定数倍回路の１実施例のブロック回
路図、同図すは該回路の動作説明のための式を示す図で
ある。 ６．７，８，９……データカウンタ、１０……変数カウ
ンタ、１１……定数倍回路、１２，１３゜１４．１５…
…加算器。

Claims (1)

【特許請求の範囲】
1. １ 多種類の変数のデータをメモリーに直接転送する場
   合において、何番目のデータであるかをカウントするデ
   ータカウンタと、何番目の変数であるかをカウントする
   変数カウンタと、前記変数カウンタの出力を定数倍する
   定数倍回路と、前記データカウンタの出力と定数倍回路
   の出力とを加算する加算器とを備え、前記加算器の出力
   でメモリーアドレスを指定することにより同一変数のデ
   ータがメモリーに連続的に格納されるようにしたことを
   特徴とする直接データ転送におけるアドレス制御回路。