JPS59103151A - マイクロプログラムロ−デイング制御方式 - Google Patents
マイクロプログラムロ−デイング制御方式Info
- Publication number
- JPS59103151A JPS59103151A JP21202982A JP21202982A JPS59103151A JP S59103151 A JPS59103151 A JP S59103151A JP 21202982 A JP21202982 A JP 21202982A JP 21202982 A JP21202982 A JP 21202982A JP S59103151 A JPS59103151 A JP S59103151A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- microprogram
- mode
- loading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野〕
本発明は、データ処理システムにおいて、システムの立
上げ時にｉイクロプログラムを制御記憶装置ヘローディ
ングされることが必要なチャネル装置などの複数の同種
処理装置に対して、マイクロプログラムを同時にローデ
ィングすることにょシ、ローディング処理時間の短縮を
図るためのマイクロプログラム自−ディング制御方式に
関する。
上げ時にｉイクロプログラムを制御記憶装置ヘローディ
ングされることが必要なチャネル装置などの複数の同種
処理装置に対して、マイクロプログラムを同時にローデ
ィングすることにょシ、ローディング処理時間の短縮を
図るためのマイクロプログラム自−ディング制御方式に
関する。
最近の大型のデータ処理システムは、１６台あるいは３
２台など、多数のマルチプレクサチャネルＭＸＣやブロ
ックマルチプレクサチャネルＢＭＣをそなえているのが
普通である。これらのチャネル装置は、システムを立上
げる初期化において、制御用のマイクロプログラムを自
身の制御用記憶装置（ＲＭＡ）にローディングされなけ
ればならない。
２台など、多数のマルチプレクサチャネルＭＸＣやブロ
ックマルチプレクサチャネルＢＭＣをそなえているのが
普通である。これらのチャネル装置は、システムを立上
げる初期化において、制御用のマイクロプログラムを自
身の制御用記憶装置（ＲＭＡ）にローディングされなけ
ればならない。
従来は、システムの立上げ時に、サービスプロセッサＳ
ＶＰが上記したチャネル装置などのマイクロプログラム
ローディングを必要とする各処理装置に対して、１台ず
つ順次にマイクロプログラムをローディングしていたた
め、全体のローディング時間が非常に長いものとなって
いた。
ＶＰが上記したチャネル装置などのマイクロプログラム
ローディングを必要とする各処理装置に対して、１台ず
つ順次にマイクロプログラムをローディングしていたた
め、全体のローディング時間が非常に長いものとなって
いた。
本発明の目的は、複数の処理装置に対するマイクロプロ
グラムローディングを同時化することにより、ローディ
ング時間の短縮を可能にすることにあシ、そのため、同
一マイクロプログラムを使用する同種の処理装置毎にグ
ループ化し、各グループに対しては、ＳｖＰが同時にロ
ーディング処理本発明の構成は、それにより、それぞれ
がマイクロプログラムのローディングを必要とする制御
記憶装置と、マイクロプログラムのローディングを制御
するモードレジスタとをそなえた複数の処理装置を有し
、システムの初期化時に、サービスプロセッサの制御に
よシ、マイクロプログラムを複数の処理装置の制御記憶
装置にローディングするデータ処理システムにおいて、
サービスプロセッサから処理装置の全てに対して共通の
データバスと共通のタイミング信号とを接続する手段と
、サービスプロセッサから各処理装置のモードレジスタ
にモードを設定する手段と、制御記憶装置の順次のアド
レスにデータを書き込む手段と、制御記憶装置の順次の
アドレスからデータを読み出し、データのエラーを検出
する手段と、検出されたデータのエラーをサービスプロ
セッサに通知する手段とをそなえ、サービスプロセッサ
は、システム内の処理装置の種別毎に、同種の処理装置
のモードレジスタにモード設定を行ない、該同種の処理
装置に対して、上記共通のデータバスおよびタイミング
信号により、同時に同一のマイクロプログラムをローデ
ィングすることを特徴とするものである。
グラムローディングを同時化することにより、ローディ
ング時間の短縮を可能にすることにあシ、そのため、同
一マイクロプログラムを使用する同種の処理装置毎にグ
ループ化し、各グループに対しては、ＳｖＰが同時にロ
ーディング処理本発明の構成は、それにより、それぞれ
がマイクロプログラムのローディングを必要とする制御
記憶装置と、マイクロプログラムのローディングを制御
するモードレジスタとをそなえた複数の処理装置を有し
、システムの初期化時に、サービスプロセッサの制御に
よシ、マイクロプログラムを複数の処理装置の制御記憶
装置にローディングするデータ処理システムにおいて、
サービスプロセッサから処理装置の全てに対して共通の
データバスと共通のタイミング信号とを接続する手段と
、サービスプロセッサから各処理装置のモードレジスタ
にモードを設定する手段と、制御記憶装置の順次のアド
レスにデータを書き込む手段と、制御記憶装置の順次の
アドレスからデータを読み出し、データのエラーを検出
する手段と、検出されたデータのエラーをサービスプロ
セッサに通知する手段とをそなえ、サービスプロセッサ
は、システム内の処理装置の種別毎に、同種の処理装置
のモードレジスタにモード設定を行ない、該同種の処理
装置に対して、上記共通のデータバスおよびタイミング
信号により、同時に同一のマイクロプログラムをローデ
ィングすることを特徴とするものである。
［発明の実施例〕
以下に、本発明を実施例にしたがって説明する。
第１図は、本発明実施例システムの構成図である。本図
において、１はサービスプロセッサＳＶＰであり、２０
ｙ２ ’＋２ ｓはル＋１個のチャネル装置ＣＨｏ乃至
ＣＨｎ中のＣＨｏ 、 ＣＨｉ 、 ＣＨｎを表わす。
において、１はサービスプロセッサＳＶＰであり、２０
ｙ２ ’＋２ ｓはル＋１個のチャネル装置ＣＨｏ乃至
ＣＨｎ中のＣＨｏ 、 ＣＨｉ 、 ＣＨｎを表わす。
３は制御記憶装置Ｃ８，４はＣ８に対するアドレスレジ
スタＣ８Ａ、 ５はモードレジスタ、６はデコーダ、
７は比較器、８はタイミング信号線、９はデータバス、
１０−０．１０−ｉ、ｔｏ−ｎはそれぞれＣＨｏ 、
ＣＨｉ 。
スタＣ８Ａ、 ５はモードレジスタ、６はデコーダ、
７は比較器、８はタイミング信号線、９はデータバス、
１０−０．１０−ｉ、ｔｏ−ｎはそれぞれＣＨｏ 、
ＣＨｉ 。
ＣＨ３に対するモード設定信号線、１１はチェック結果
信号線を示す。
信号線を示す。
チャネル装置ＣＨｏ乃至ＣＨｎのうち、ＣＨｏ乃至ＣＨ
ＬがブロックマルチプレクサチャネルＢＭＣで、他はマ
ルチプレクサチャネルおよびセレクタチャネルであるも
のとする。本実施例では、ＣＨｏ乃至ＣＨｉが、同一マ
イクロプログラムを使用する同種の処理装置として、同
時にローディングされる場合を例に説明される。またＣ
Ｈｏ中に示されている３乃至７の構成要素は、図には示
されていないが他のＣＨＩ乃至ＣＨｎにも、勿論同様に
設けられている。
ＬがブロックマルチプレクサチャネルＢＭＣで、他はマ
ルチプレクサチャネルおよびセレクタチャネルであるも
のとする。本実施例では、ＣＨｏ乃至ＣＨｉが、同一マ
イクロプログラムを使用する同種の処理装置として、同
時にローディングされる場合を例に説明される。またＣ
Ｈｏ中に示されている３乃至７の構成要素は、図には示
されていないが他のＣＨＩ乃至ＣＨｎにも、勿論同様に
設けられている。
Ｃ８３には、それぞれのチャネル装置の種別毎に特定の
制御用のマイクロプログラムが格納される。
制御用のマイクロプログラムが格納される。
Ｃ８Ａ４は、Ｃ８３のアドレスを指示し、アクセス毎に
＋１される歩進機構をそなえている。
＋１される歩進機構をそなえている。
モードレジスタ５は、モードコードを保持する。
モードコードはＳＶＰによシ設定され、Ｃ８３に対する
データの書き込みを行なう書込みモードと、Ｃ８３に書
き込まれたデータを読み出してチェックするチェックモ
ードと、動作を何も行なわない非オペレーション状態と
のいずれかを指示する。
データの書き込みを行なう書込みモードと、Ｃ８３に書
き込まれたデータを読み出してチェックするチェックモ
ードと、動作を何も行なわない非オペレーション状態と
のいずれかを指示する。
デコーダ６は、モードレジスタ５に設定されたモードコ
ードを復号化し、タイミング信号にしたがって、設定さ
れた書込みモードあるいはチェックモードの動作制御信
号を生成する。
ードを復号化し、タイミング信号にしたがって、設定さ
れた書込みモードあるいはチェックモードの動作制御信
号を生成する。
比較器７は、チェックモードにおいて、Ｃ８３から順次
読み出された各アドレスのデータを、ＳＶＰから対応的
に供給される原データと比較し、結果をＳＶＰへ通知す
る。
読み出された各アドレスのデータを、ＳＶＰから対応的
に供給される原データと比較し、結果をＳＶＰへ通知す
る。
タイミング信号線８は、マイクロプログラムローディン
グを必要とする全てのチャネル装置ＣＨ。
グを必要とする全てのチャネル装置ＣＨ。
乃至ＣＨｙＬに共通に接続される。デコーダ６を駆動す
るために使用される。
るために使用される。
データバス９も、タイミング信号線８と同様に、全ての
チャネル装置ＣＨｏ乃至ＣＨｎに共通に接続され、 ｓ
ｖｐからマイクロプログラムなＣ８３へ、そしてモード
コードをモードレジスタ５へ供給するために使用される
。
チャネル装置ＣＨｏ乃至ＣＨｎに共通に接続され、 ｓ
ｖｐからマイクロプログラムなＣ８３へ、そしてモード
コードをモードレジスタ５へ供給するために使用される
。
モード設定信号線１０−０乃至１０−ｎは、ＳＶＰがモ
ードコードを設定すべきモードレジスタを選択するため
に、ｓｖｐから各チャネル装置へ別々に設けられる。
ードコードを設定すべきモードレジスタを選択するため
に、ｓｖｐから各チャネル装置へ別々に設けられる。
チェック結果信号線１１は、各チャネル装置中の比較器
７のチェック結果出力信号をワイヤードＯＲで結合し、
ＳＶＰへ転送する。したがって、チェックモードにおい
て、同種のブロックマルチプレクサチャネルＣＨｏ乃至
ＣＨｉのそれぞれの比較器７の出力信号のうち、少くと
も１つがエラー状態を表示したとき（たとえば“１″レ
ベル信）、信号線１１は”１″レベルとなる。これによ
、６ ｓｖｐは、いずれかのチャネル装置のＣ８ａ内デ
ータにおいて、現在チェック中のアドレスのデータがエ
ラーとなっていることを認識することができる。
７のチェック結果出力信号をワイヤードＯＲで結合し、
ＳＶＰへ転送する。したがって、チェックモードにおい
て、同種のブロックマルチプレクサチャネルＣＨｏ乃至
ＣＨｉのそれぞれの比較器７の出力信号のうち、少くと
も１つがエラー状態を表示したとき（たとえば“１″レ
ベル信）、信号線１１は”１″レベルとなる。これによ
、６ ｓｖｐは、いずれかのチャネル装置のＣ８ａ内デ
ータにおいて、現在チェック中のアドレスのデータがエ
ラーとなっていることを認識することができる。
第２図は、第１図に示した実施例システムの動作フロー
を示す。以下に、両図を参照しながら実施例の動作を説
明する。
を示す。以下に、両図を参照しながら実施例の動作を説
明する。
■ ｓｖｐは、モード設定信号線１０−０乃至１０−ｔ
を順次付勢するとともに、書込みモードコードをデータ
バス９上に出力し、各ＣＨｏ乃至ＣＨｉのモードレジス
タ５に書込みモードコードを設定する。
を順次付勢するとともに、書込みモードコードをデータ
バス９上に出力し、各ＣＨｏ乃至ＣＨｉのモードレジス
タ５に書込みモードコードを設定する。
なお他のチャネル装置は、非オペレーション状態にある
。
。
■ ＳｖＰは、タイミング信号線８ヘタイミング信号を
出力し、更にデータバス９へ、Ｃ８３のＣ８Ａ４が指示
するアドレス、すなわち最初は０番地に格納するマイク
ロプログラムデータを出力する。各、ＣＨｏ乃至ＣＨｉ
のデコーダ６は、Ｃ８Ａ４を０番地に設定し、データバ
ス９上のデータを、Ｃ８３の０番地に格納する。
出力し、更にデータバス９へ、Ｃ８３のＣ８Ａ４が指示
するアドレス、すなわち最初は０番地に格納するマイク
ロプログラムデータを出力する。各、ＣＨｏ乃至ＣＨｉ
のデコーダ６は、Ｃ８Ａ４を０番地に設定し、データバ
ス９上のデータを、Ｃ８３の０番地に格納する。
■ Ｃ８Ａ４のアドレスを＋１する。
■ ＳＶＰは、ローディングすべき全てのプログラムデ
ータの転送が終了したか否かを調べ、残っていれは■へ
戻る。またローディングが終了した場合には、次のチェ
ックモードに移る。
ータの転送が終了したか否かを調べ、残っていれは■へ
戻る。またローディングが終了した場合には、次のチェ
ックモードに移る。
■ ■と同様な方法で、各ＣＨｏ乃至ＣＨｉのモードレ
ジスタに、チェックモードコードを設定する。
ジスタに、チェックモードコードを設定する。
■ ＳｖＰは、タイミング信号線８へ夕・イミング信号
を出力し、巣にデータバス９へＣ８Ａ４が示すアドレス
に対応するデータを出力する。谷ＣＨｏ乃至ＣＨｉは、
はじめにＣ８Ａ４を０番地にリセットし、Ｃ８３の０番
地からデータを読み出す。
を出力し、巣にデータバス９へＣ８Ａ４が示すアドレス
に対応するデータを出力する。谷ＣＨｏ乃至ＣＨｉは、
はじめにＣ８Ａ４を０番地にリセットし、Ｃ８３の０番
地からデータを読み出す。
■ アドレスレジスタＣ８Ａの内容を＋１歩進する。
■ 比較器７は、Ｃ８３の、Ｃ８Ａ４が指示するアドレ
ス、すなわち現在は最初の０番地、から読み出されたデ
ータと、ＳｖＰがデータバス９へ再び出力した対照用の
原データ、すなわち■で書込みに使用したデータとを比
較し、結果をチェック結果信号線１１へ出力する。
ス、すなわち現在は最初の０番地、から読み出されたデ
ータと、ＳｖＰがデータバス９へ再び出力した対照用の
原データ、すなわち■で書込みに使用したデータとを比
較し、結果をチェック結果信号線１１へ出力する。
■ ＳｖＰは、Ｃ８Ａ４の指示するアドレスのデータが
、エラーデータであるか否かを認識する。
、エラーデータであるか否かを認識する。
■ データが正常である場合、全データのチェックが完
了しているか否かを調べる。未了の場合、■へ戻シ、Ｃ
８の次の番地のデータをチェックする。他方、全データ
チェック済みの場合には、ローディング処理を正常終了
する。
了しているか否かを調べる。未了の場合、■へ戻シ、Ｃ
８の次の番地のデータをチェックする。他方、全データ
チェック済みの場合には、ローディング処理を正常終了
する。
■ ■でデータエラーが認識された場合、ＳＶＰは所定
のエラー処理を実行する。
のエラー処理を実行する。
以上のようにして、同種の処理装置ＣＨｏ ＝ ＣＨＬ
についてのローディングが終了すると、ＳＶＰは、次の
同種の処理装置のグループに対して、同様な処理を行な
い、以下同様にして全処理装置に対するローディングを
終了する。
についてのローディングが終了すると、ＳＶＰは、次の
同種の処理装置のグループに対して、同様な処理を行な
い、以下同様にして全処理装置に対するローディングを
終了する。
〔発明の効果］
本発明によれば、多数の処理装置を同種の装置にグルー
プ化し、各グループに対して同時的な口−ディングを実
行するため、従来方式に較べて大幅に処理時間の短縮を
図ることができる。
プ化し、各グループに対して同時的な口−ディングを実
行するため、従来方式に較べて大幅に処理時間の短縮を
図ることができる。
第１図は本発明実施例の構成図、第２図はその動作例を
示すフロー図である。 図中、ｌはサービスプロセッサＳＶＰ、 ２−０乃至２
−ｎはチャネル装置、３は制御記憶装置Ｃ，Ｓ、４はア
ドレスレジスタＣ８Ａ、 ５はモードレジスタ、６は
デコーダ、７は比較器、８はタイミング信号線、９はデ
ータバス、１０−０乃至１０−ｎはモード設定信号線、
１１はチェック結果信号線を表わす。 特許出願人 富士通株式会社 代理人 弁理士
示すフロー図である。 図中、ｌはサービスプロセッサＳＶＰ、 ２−０乃至２
−ｎはチャネル装置、３は制御記憶装置Ｃ，Ｓ、４はア
ドレスレジスタＣ８Ａ、 ５はモードレジスタ、６は
デコーダ、７は比較器、８はタイミング信号線、９はデ
ータバス、１０−０乃至１０−ｎはモード設定信号線、
１１はチェック結果信号線を表わす。 特許出願人 富士通株式会社 代理人 弁理士
Claims (1)
- それぞれがマイクロプログラムのローディングを必要と
する制御記憶装置と、マイクロプログラムのローディン
グを制御するモードレジスタとをそなえた複数の処理装
置を有し、システムの初期化時に、サービスプロセッサ
の制御によシ、マイクロプログラムを複数の処理装置の
制御記憶装置にローディングするデータ処理システムに
おいて、サービスプロセッサから処理装置の全てに対し
て共通のデータバスと共通のタイミング信号とを接続す
る手段と、サービスプロセッサから各処理装置のモード
レジスタにモードを設定する手段と、制御記憶装置の順
次のアドレスにデータを書き込む手段と、制御記憶装置
の順次のアドレスからデ〜りを読み出し、データのエラ
ーを検出する手段と、検出されたデータのエラーをサー
ビスプロセッサに通知する手段とをそなえ、サービスプ
ロセッサは、システム内の処理装置の種別毎に、同種の
処理装置のモードレジスタにモード設定を行ない、該同
種の処理装置に対して、上記共通のデータバスおよびタ
イミング信号にょル、同時に同一のマイクロプログラム
をローディングすることを特徴とするマイクロプログラ
ムロープインク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21202982A JPS59103151A (ja) | 1982-12-02 | 1982-12-02 | マイクロプログラムロ−デイング制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21202982A JPS59103151A (ja) | 1982-12-02 | 1982-12-02 | マイクロプログラムロ−デイング制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103151A true JPS59103151A (ja) | 1984-06-14 |
| JPS6237412B2 JPS6237412B2 (ja) | 1987-08-12 |
Family
ID=16615686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21202982A Granted JPS59103151A (ja) | 1982-12-02 | 1982-12-02 | マイクロプログラムロ−デイング制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342755A (ja) * | 1989-07-11 | 1991-02-22 | Mitsubishi Electric Corp | データ転送方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522346A (en) * | 1975-06-24 | 1977-01-10 | Nec Corp | Terminal equipment program loading system |
| JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
-
1982
- 1982-12-02 JP JP21202982A patent/JPS59103151A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522346A (en) * | 1975-06-24 | 1977-01-10 | Nec Corp | Terminal equipment program loading system |
| JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0342755A (ja) * | 1989-07-11 | 1991-02-22 | Mitsubishi Electric Corp | データ転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237412B2 (ja) | 1987-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4025906A (en) | Apparatus for identifying the type of devices coupled to a data processing system controller | |
| US4003033A (en) | Architecture for a microprogrammed device controller | |
| US4028668A (en) | Apparatus for selectively addressing sections and locations in a device controller's memory | |
| US5311520A (en) | Method and apparatus for programmable memory control with error regulation and test functions | |
| US6449735B1 (en) | Method and apparatus for providing improved diagnostic functions in a computer system | |
| US5764882A (en) | Multiprocessor system capable of isolating failure processor based on initial diagnosis result | |
| US4156925A (en) | Overlapped and interleaved control store with address modifiers | |
| US4606024A (en) | Hierarchical diagnostic testing arrangement for a data processing system having operationally interdependent circuit boards | |
| EP0314728A4 (en) | Automatic sizing memory system | |
| US7530000B2 (en) | Early detection of storage device degradation | |
| EP0686981B1 (en) | Method for testing large memory arrays during system initialization | |
| US5619513A (en) | Fast, cost-effective method for memory testing | |
| US20030233536A1 (en) | Automatic selection of firmware for a computer that allows a plurality of process types | |
| US4038537A (en) | Apparatus for verifying the integrity of information stored in a data processing system memory | |
| US5133071A (en) | Channel control method and apparatus | |
| JPS59103151A (ja) | マイクロプログラムロ−デイング制御方式 | |
| CN113742198B (zh) | 测试方法、装置、电子设备及存储介质 | |
| CA1165454A (en) | Odd byte memory accessing in data processing apparatus | |
| JPH05210598A (ja) | コンピューターのメモリ試験方法 | |
| JPS62192824A (ja) | 処理装置アクセス方式 | |
| JPS6223894B2 (ja) | ||
| JPH04106647A (ja) | メモリ診断方式 | |
| JPS61253565A (ja) | 記憶装置 | |
| JPH04373047A (ja) | メモリ診断方式 | |
| JPH01303531A (ja) | 複数ユニット・スキャン制御方式 |