JPS59103408A - ミユ−テイング装置 - Google Patents
ミユ−テイング装置Info
- Publication number
- JPS59103408A JPS59103408A JP57212918A JP21291882A JPS59103408A JP S59103408 A JPS59103408 A JP S59103408A JP 57212918 A JP57212918 A JP 57212918A JP 21291882 A JP21291882 A JP 21291882A JP S59103408 A JPS59103408 A JP S59103408A
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- JP
- Japan
- Prior art keywords
- transistor
- muting
- resistor
- output
- transistor switch
- Prior art date
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- Granted
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２ 、ｓ つ・
本発明は電源のオン、オフ時に発生するショックノイズ
を防止することができるミューティング装置に関するも
のである・ 従来例の構成とその問題点 一般に、電子機器は電源スィッチの投入時あるいは遮断
時に瞬時に大きな電源電圧が印加される関係でショック
ノイズが発生するのが常であり。
を防止することができるミューティング装置に関するも
のである・ 従来例の構成とその問題点 一般に、電子機器は電源スィッチの投入時あるいは遮断
時に瞬時に大きな電源電圧が印加される関係でショック
ノイズが発生するのが常であり。
そのため、電源のオン、オフ時に時定数回路で定めた時
間信号によって信号系路にミューティングをかけること
が行なわれている。しかしながら。
間信号によって信号系路にミューティングをかけること
が行なわれている。しかしながら。
従来の電子機器のミューティング回路は１時定数回路と
リレーを用い、電源をオンしてから任意の時定数による
時間経過後にリレーをオンするように構成されているた
め、動作時間が遅いという欠点があった。
リレーを用い、電源をオンしてから任意の時定数による
時間経過後にリレーをオンするように構成されているた
め、動作時間が遅いという欠点があった。
発明の目的
本発明の目的は、電源のオン、オフ時に信号系路に対し
て時間遅延なくミューティングをかけることができるミ
ューティング装置を提供することにある。
て時間遅延なくミューティングをかけることができるミ
ューティング装置を提供することにある。
３−・−ジ
発明の構成
本発明のミューティング装置は、積分回路と、トランジ
スタスイッチ回路と、信号系路に設けたミューティング
用トランジスタスイッチで構成されており、電源電圧の
オン、オフ時に上記電源電圧と上記積分回路にて発生す
る電位差によって上記トランジスタスイッチ回路をオン
すると共に。
スタスイッチ回路と、信号系路に設けたミューティング
用トランジスタスイッチで構成されており、電源電圧の
オン、オフ時に上記電源電圧と上記積分回路にて発生す
る電位差によって上記トランジスタスイッチ回路をオン
すると共に。
上記トランジスタスイッチ回路の出力により上記ミュー
ティング用トランジスタスイッチをオンするようにした
ものである。
ティング用トランジスタスイッチをオンするようにした
ものである。
実施例の説明
第１図は本発明のミューティング装置の一実施例を示し
ており、図中１は電源入力端子、２は信号出力端子、３
は信号入力端子であり、上記電源入力端子１とアース間
に抵抗４、ダイオード５およびコンデンサ６を直列に接
続した積分回路１３が挿入されている。１４はトランジ
スタスイッチ回路であり、ベースが抵抗７を介して上記
積分回路１３の第１出力端（すなわち抵抗４とダイオー
ド５の接続点）に接続されると共にエミッタが上記電源
入力端子１に接続された第１のＰＮＰ）ランジスタ８と
、ベースが上記積分回路１３の第１出力端に接続され、
エミッタが上記積分回路１３の第２出力端（すなわちダ
イオード５とコンデンサ６の接続点）に接続されると共
に、コレクタが上記第１のＰＮＰトランジスタ８のコレ
クタに接続された第２のＰＮＰ ）ランジスタ９とで構
成されている。１５はエミッタがアースされたＮＰＮト
ランジスタ１１でなるミューティング用のトランジスタ
スイッチであり、そのベースが抵抗１０を介して上記ト
ランジスタスイッチ回路１４を構成する第１９第２のＰ
ＮＰ）ランジスタ８，９の各コレクタに接続されており
、そのコレクタが上記信号の入出力端子２，３間に挿入
した抵抗１２の一端に接続されている。
ており、図中１は電源入力端子、２は信号出力端子、３
は信号入力端子であり、上記電源入力端子１とアース間
に抵抗４、ダイオード５およびコンデンサ６を直列に接
続した積分回路１３が挿入されている。１４はトランジ
スタスイッチ回路であり、ベースが抵抗７を介して上記
積分回路１３の第１出力端（すなわち抵抗４とダイオー
ド５の接続点）に接続されると共にエミッタが上記電源
入力端子１に接続された第１のＰＮＰ）ランジスタ８と
、ベースが上記積分回路１３の第１出力端に接続され、
エミッタが上記積分回路１３の第２出力端（すなわちダ
イオード５とコンデンサ６の接続点）に接続されると共
に、コレクタが上記第１のＰＮＰトランジスタ８のコレ
クタに接続された第２のＰＮＰ ）ランジスタ９とで構
成されている。１５はエミッタがアースされたＮＰＮト
ランジスタ１１でなるミューティング用のトランジスタ
スイッチであり、そのベースが抵抗１０を介して上記ト
ランジスタスイッチ回路１４を構成する第１９第２のＰ
ＮＰ）ランジスタ８，９の各コレクタに接続されており
、そのコレクタが上記信号の入出力端子２，３間に挿入
した抵抗１２の一端に接続されている。
このような構成において、いま、電源がオンされると上
記電源入力端子１の電圧は第２図人の時間ＴＩｖｃ示す
ように変化する。これにより、上記抵抗４、ダイオード
５およびコンデンサ６より成る積分回路１３の出力点で
ある〜抵抗４とダイメ；５ 、。 、・ 一ド５の接続点の電圧は第２図Ｂに示すように変化する
。この積分回路１３の出力が抵抗７を介して第１のＰＮ
Ｐトランジスタ８のベースに加エラれることにより、そ
の第１のＰＮＰ トランジスタ８、抵抗７により構成さ
れているトランジスタスイッチ回路１４がオンとなる。
記電源入力端子１の電圧は第２図人の時間ＴＩｖｃ示す
ように変化する。これにより、上記抵抗４、ダイオード
５およびコンデンサ６より成る積分回路１３の出力点で
ある〜抵抗４とダイメ；５ 、。 、・ 一ド５の接続点の電圧は第２図Ｂに示すように変化する
。この積分回路１３の出力が抵抗７を介して第１のＰＮ
Ｐトランジスタ８のベースに加エラれることにより、そ
の第１のＰＮＰ トランジスタ８、抵抗７により構成さ
れているトランジスタスイッチ回路１４がオンとなる。
このトランジスタスイッチ回路１４の出力が抵抗１０．
トランジスタ１１より構成されるミューティング用トラ
ンジスタスイッチ１５に供給され、第２図Ｃに示すよう
にミューティングオンとなる。
トランジスタ１１より構成されるミューティング用トラ
ンジスタスイッチ１５に供給され、第２図Ｃに示すよう
にミューティングオンとなる。
このミューティングオンにより、信号入力端子３に加え
られた信号は、抵抗１２とトランジスタ１１のコレクタ
エミッタ間のオン抵抗により分圧され、信号出力端子２
に出力される。この時、トランジスタ１１のコレクタエ
ミッタ間のオン抵抗が低いため、信号出力端子２には信
号は現われない。
られた信号は、抵抗１２とトランジスタ１１のコレクタ
エミッタ間のオン抵抗により分圧され、信号出力端子２
に出力される。この時、トランジスタ１１のコレクタエ
ミッタ間のオン抵抗が低いため、信号出力端子２には信
号は現われない。
また、ミューティングオンの時間間隔は、前記積分回路
１３の時定数により決定される。
１３の時定数により決定される。
一方、電源オフ時には、電源入力端子１の電圧は第２図
１人の時間Ｔ２に示すように変化する。
１人の時間Ｔ２に示すように変化する。
６ベ、−二′
これにより、上記抵抗４、ダイオード６およびコンデン
サ６より成る積分回路１３の出力点であるダイオード５
とコンデンサ６の接続点の電圧は第２図Ｂに示すように
変化する。この積分回路１３の出力が第２のＰＮＰ ）
ランジスタ９のエミッタに加えられることにより、抵抗
４と上記第２のＰＮＰ）ランジスタ９より構成されてい
るトランジスタスイッチ回路１４がオンとなる。このト
ランジスタスイッチ回路１４の出力が抵抗１０、トラン
ジスタ１１により構成されるミューティング用トランジ
スタスイッチ１５に供給され、第２図Ｃに示すようにミ
ューティングオンとなる。このミューティングオンによ
り、信号入力端子３に加えられた信号は、抵抗１２とト
ランジスタ１１のコレクタエミッタ間のオン抵抗により
分圧され、信号出力端子２に出力される。この時、トラ
ンジスタ１１のコレクタエミッタ間のオン抵抗が低いた
め、信号出力端子２には信号は現われない。
サ６より成る積分回路１３の出力点であるダイオード５
とコンデンサ６の接続点の電圧は第２図Ｂに示すように
変化する。この積分回路１３の出力が第２のＰＮＰ ）
ランジスタ９のエミッタに加えられることにより、抵抗
４と上記第２のＰＮＰ）ランジスタ９より構成されてい
るトランジスタスイッチ回路１４がオンとなる。このト
ランジスタスイッチ回路１４の出力が抵抗１０、トラン
ジスタ１１により構成されるミューティング用トランジ
スタスイッチ１５に供給され、第２図Ｃに示すようにミ
ューティングオンとなる。このミューティングオンによ
り、信号入力端子３に加えられた信号は、抵抗１２とト
ランジスタ１１のコレクタエミッタ間のオン抵抗により
分圧され、信号出力端子２に出力される。この時、トラ
ンジスタ１１のコレクタエミッタ間のオン抵抗が低いた
め、信号出力端子２には信号は現われない。
なお、ミューティングスイッチがオフ時には、トランジ
スタ１１のコレクタエミッタ間のオフ抵抗７ベー゛ は高く、信号には何ら影響を与えない。
スタ１１のコレクタエミッタ間のオフ抵抗７ベー゛ は高く、信号には何ら影響を与えない。
発明の効果
以上述べたように本発明によれば、電源オンあるいはオ
フ時に出力信号系路に対し、時間遅延がほとんど無くミ
ューティングをかけることができると共に１つの積分回
路によシ、電源オン時およびオフ時共に時定数を決定す
ることができる利点を有する。
フ時に出力信号系路に対し、時間遅延がほとんど無くミ
ューティングをかけることができると共に１つの積分回
路によシ、電源オン時およびオフ時共に時定数を決定す
ることができる利点を有する。
第１図は本発明のミューティング装置の一実施例を示す
回路図、第２図は同装置の動作タイミング図である。 １・・・・・・電源入力端子、２・・・・・・信号出力
端子、３°°・・・・信号入力端子、１３・・・・・・
積分回路、１４・・・・・トランジスタ回路、１５・・
・・・・ミューティング用トランジスタスイッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名。 第 １ 図 ／ｊ 第２図
回路図、第２図は同装置の動作タイミング図である。 １・・・・・・電源入力端子、２・・・・・・信号出力
端子、３°°・・・・信号入力端子、１３・・・・・・
積分回路、１４・・・・・トランジスタ回路、１５・・
・・・・ミューティング用トランジスタスイッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名。 第 １ 図 ／ｊ 第２図
Claims (1)
- 第１の抵抗器、ダイオードおよびコンデンサを直列に接
続した積分回路と、この積分回路の第１゜第２の出力に
よって動作される第１．第２のトランジスタ及び第２の
抵抗器から成るトランジスタスイッチ回路と、このトラ
ンジスタスイッチ回路の出力により動作される第３のト
ランジスタ及び第３の抵抗器から成るミューティング用
トランジスタスイッチを具備し、電源電圧がオンあるい
はオフした時に上記電源電圧と上記積分回路に発生する
電位差によって上記トランジスタスイッチ回路ヲオンす
ると共にこのトランジスタスイッチ回路の出力により上
記ミューティング用トランジスタスイッチをオンするよ
うに構成してなるミューティング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212918A JPS59103408A (ja) | 1982-12-03 | 1982-12-03 | ミユ−テイング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212918A JPS59103408A (ja) | 1982-12-03 | 1982-12-03 | ミユ−テイング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103408A true JPS59103408A (ja) | 1984-06-14 |
| JPH0442844B2 JPH0442844B2 (ja) | 1992-07-14 |
Family
ID=16630433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212918A Granted JPS59103408A (ja) | 1982-12-03 | 1982-12-03 | ミユ−テイング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085375A (ja) * | 2007-12-20 | 2008-04-10 | Mitsubishi Electric Corp | 超電導磁石装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968641A (ja) * | 1972-11-02 | 1974-07-03 | ||
| JPS5796505U (ja) * | 1980-12-04 | 1982-06-14 | ||
| JPS5837212U (ja) * | 1981-08-31 | 1983-03-10 | 三洋電機株式会社 | ミユ−テイング回路 |
-
1982
- 1982-12-03 JP JP57212918A patent/JPS59103408A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968641A (ja) * | 1972-11-02 | 1974-07-03 | ||
| JPS5796505U (ja) * | 1980-12-04 | 1982-06-14 | ||
| JPS5837212U (ja) * | 1981-08-31 | 1983-03-10 | 三洋電機株式会社 | ミユ−テイング回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085375A (ja) * | 2007-12-20 | 2008-04-10 | Mitsubishi Electric Corp | 超電導磁石装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442844B2 (ja) | 1992-07-14 |
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