JPS6215919A - オ−トリセツト回路 - Google Patents
オ−トリセツト回路Info
- Publication number
- JPS6215919A JPS6215919A JP60154632A JP15463285A JPS6215919A JP S6215919 A JPS6215919 A JP S6215919A JP 60154632 A JP60154632 A JP 60154632A JP 15463285 A JP15463285 A JP 15463285A JP S6215919 A JPS6215919 A JP S6215919A
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- JP
- Japan
- Prior art keywords
- circuit
- reset
- flip
- transistor
- iil
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電源投入直後の電源電圧立上り時に、電子回
路をリセットして初期設定を行・い、電源電圧が規定電
圧に達した時点で電子回路を待期状態にするオートリセ
ット回路に関するものである。
路をリセットして初期設定を行・い、電源電圧が規定電
圧に達した時点で電子回路を待期状態にするオートリセ
ット回路に関するものである。
従来の技術
従来のオートリセット回路は、第４図に示すように外付
は部品が必要な回路構成であった。以下、第４図を参照
して回路動作を説明する。
は部品が必要な回路構成であった。以下、第４図を参照
して回路動作を説明する。
図示する回路は、リセット回路がＩＩＬ（注入型論理回
路）で構成されている例である。よく知られているよう
に、ＩＩＬはＰＮ接合の順方向立上シミ圧ＶＤ（約０，
７Ｖ ）以上の電圧が印加されれば動作状態に入る。し
たがって、電源投入ののち電源電圧がＶＤを越えた時点
でＩＩＬ）ランジスタ１はインジェクタトランジスタ２
から供給された電流で導通し、ＩＩＬで構成されたフリ
、ンプフロップ回路３，３１．・・・・・・３ｎをリセ
ットする。
路）で構成されている例である。よく知られているよう
に、ＩＩＬはＰＮ接合の順方向立上シミ圧ＶＤ（約０，
７Ｖ ）以上の電圧が印加されれば動作状態に入る。し
たがって、電源投入ののち電源電圧がＶＤを越えた時点
でＩＩＬ）ランジスタ１はインジェクタトランジスタ２
から供給された電流で導通し、ＩＩＬで構成されたフリ
、ンプフロップ回路３，３１．・・・・・・３ｎをリセ
ットする。
ところで、この時点では、付加抵抗４，５の値とコンデ
ンサ６の容量で゛きまる時定数を電源電圧ＶＤに達する
時間よりも十分大きく設定しているため、トランジスタ
７が遮断状態となシ、上記のリセット動作を妨げない。
ンサ６の容量で゛きまる時定数を電源電圧ＶＤに達する
時間よりも十分大きく設定しているため、トランジスタ
７が遮断状態となシ、上記のリセット動作を妨げない。
次に、電源電圧が規定の電圧に到達した時点でトランジ
スタ７が導通するように抵抗４とコンデンサ６の値を選
定しておけば、この時点でＩＩＬトランジスタ１は遮断
状態となり、リセット機能は開放され、フリップフロッ
プ回路３，３１．・・・・・・３ｎで構成された集積回
路は待期状態に入る。
スタ７が導通するように抵抗４とコンデンサ６の値を選
定しておけば、この時点でＩＩＬトランジスタ１は遮断
状態となり、リセット機能は開放され、フリップフロッ
プ回路３，３１．・・・・・・３ｎで構成された集積回
路は待期状態に入る。
なお、抵抗８はＩＩＬ回路の多くのＩＩＬ）ランジスタ
に供給する電流値を決定するための抵抗、９は付加部品
接続端子、そして１ｏは電源端子で帝る０ 発明が解決しようとする問題点 このような従来の回路構成では、時定数を大きく取らな
ければならないため、オートリセ？）回路の抵抗や容量
の値が大きくなり、集積化が困難であった。その結果、
オートリセ・フト機能のため抵抗やコンデンサといった
付加部品が必要であること、また、このため付加部品を
接続するため付加部品接続端子９を設けねばならず、こ
の端子から外来ノイズを受けやすく、フリップフロップ
回路が動作中リセ・ソトされ、集積回路の安定な動作を
乱すこと等の問題があった。
に供給する電流値を決定するための抵抗、９は付加部品
接続端子、そして１ｏは電源端子で帝る０ 発明が解決しようとする問題点 このような従来の回路構成では、時定数を大きく取らな
ければならないため、オートリセ？）回路の抵抗や容量
の値が大きくなり、集積化が困難であった。その結果、
オートリセ・フト機能のため抵抗やコンデンサといった
付加部品が必要であること、また、このため付加部品を
接続するため付加部品接続端子９を設けねばならず、こ
の端子から外来ノイズを受けやすく、フリップフロップ
回路が動作中リセ・ソトされ、集積回路の安定な動作を
乱すこと等の問題があった。
問題点を解決するための手段
本発明のオートリセット回路は、電源投入直後の電源電
圧上昇時に電子回路を初期設定させるするＲ３７リツプ
フロツプ回路の直列接続体からなる信号遅延回路とを備
えるとともに、前記リセット回路の出力を前記信号遅延
回路の入力に、前記信号遅延回路の出力を前記リセット
回路の入力に接続した構成となっている。
圧上昇時に電子回路を初期設定させるするＲ３７リツプ
フロツプ回路の直列接続体からなる信号遅延回路とを備
えるとともに、前記リセット回路の出力を前記信号遅延
回路の入力に、前記信号遅延回路の出力を前記リセット
回路の入力に接続した構成となっている。
作 用
このオートリセット回路によれば、電源投入直後にリセ
ット回路からの出力信号で電子回路をリセットするとと
もに、この信号を直列接続されたＲＳフリップフロップ
回路に通して時間遅れをもたせた信号とし、この信号を
前記リセット回路に入力してリセットを開放にさせ、電
子回路を待期状態にすることができる。
ット回路からの出力信号で電子回路をリセットするとと
もに、この信号を直列接続されたＲＳフリップフロップ
回路に通して時間遅れをもたせた信号とし、この信号を
前記リセット回路に入力してリセットを開放にさせ、電
子回路を待期状態にすることができる。
また、トランジスタ素子だけでオートリセット回路が形
成できるため、集積化が可能となる。
成できるため、集積化が可能となる。
実施例 ｉ
本発明の半導体集積化されたオートリセット回路の実施
例を第１図、第２図および第３図を参照して以下に説明
する。第１図は、全体を示す集積化された回路図である
。
例を第１図、第２図および第３図を参照して以下に説明
する。第１図は、全体を示す集積化された回路図である
。
電源端子１０に電源電圧が印加され、電源電圧がＰＮ接
合の順方向立上シミ圧（ＶＩ））を越えると、従来例で
説明したようにＩＩＬで構成されたフリップフロップ回
路３，３１．・・・・・・３ｎは動作可能な状態になる
。このときＩＩＬ）ランジスタ１にはインジェクタトラ
ンジスタ２から電流が供給され、このＩ ＩＬ）ランジ
スタが導通状態となり、フリップフロップ回路３，３１
．・・・・・・３ｎをリセットして初期状態に設定する
。
合の順方向立上シミ圧（ＶＩ））を越えると、従来例で
説明したようにＩＩＬで構成されたフリップフロップ回
路３，３１．・・・・・・３ｎは動作可能な状態になる
。このときＩＩＬ）ランジスタ１にはインジェクタトラ
ンジスタ２から電流が供給され、このＩ ＩＬ）ランジ
スタが導通状態となり、フリップフロップ回路３，３１
．・・・・・・３ｎをリセットして初期状態に設定する
。
この理由を図中のＲＳフリップフロップ回路１１．１２
・・・・・・１３の働らきにもとづいて第２図及び第３
図を参照して説明する。第２図はＲＳフリップフロップ
回路をＩＩＬで構成した場合の回路図であり、ＩＩＬ）
ランジスタ１４，１５とインジェクタトランジスタ１６
．１７とで構成されている。ところで、この構成のＲＳ
フリップ７０ツブ回路は外部から信号を与えることなく
、電源の投入のみでＩ １．Ｌ ）ランジスタ１４が導
通、一方、ＩＩＬトランジスタ１６が遮断の状態となる
ように設計することが可能である。
・・・・・・１３の働らきにもとづいて第２図及び第３
図を参照して説明する。第２図はＲＳフリップフロップ
回路をＩＩＬで構成した場合の回路図であり、ＩＩＬ）
ランジスタ１４，１５とインジェクタトランジスタ１６
．１７とで構成されている。ところで、この構成のＲＳ
フリップ７０ツブ回路は外部から信号を与えることなく
、電源の投入のみでＩ １．Ｌ ）ランジスタ１４が導
通、一方、ＩＩＬトランジスタ１６が遮断の状態となる
ように設計することが可能である。
以下にそれについて、第２図の平面図を示す第３図を参
照して説明する。図中、１８はインジェクタトランジス
タ１６．１７のベースとＩ ＩＬトランジスタ１４．１
５のエミッタを形成する共通Ｎ型領域、１９，２ｏはそ
れぞれインジェクタトランジスタ１６．１７のコレクタ
とＩＩＬ）ランジスタ１４，１５のベースを形成する共
通Ｐ型頭域、２１はＩ ＩＬ）ランジスタ１４のＮ型コ
レクタ領域、２・２，２３はＩＩＬ）ランジスタ１５の
Ｎ型コレクタ領域、２４．２５はインジェクタトランジ
スタ１６．１７のインジェクタ（エミッタ）を形成する
Ｐ型頭域である。このような構成において、インジェク
タ２４のＩＩＬ）ランジスタのベース１９と対向する辺
の長さ１１を、インジェクタ２５のＩＩＬ）ランジスタ
のベース２０と対向する辺の長さ１２より大きく設定す
ると、インジェクタトランジスタ１６のエミッタ電流、
すなわちインジェクタ２４の電流の方が、インジェクタ
１７のエミッタ電流、すなわち、インジェクタ２５の電
流よりも犬きくなる。このため、電源投入時にＩＩＬ）
ランジスタ１４がエエＬトランジスタ１６よシも早く導
通し、ＩＩＬトランジスタ１５は遮断の状態になる。こ
の効果は、ＩＩＬ）ランジスタ１４のコレクタ２１が１
個であるのに対して、ＩＩＬ）ランジスタ１５のコレク
タ２２゜２３が２個であるためＩＩＬ）ランジスタ１４
のベース１９の大きさが、ＩＩＬ）ランジスタ１５のベ
ース２ｏよりも小さく、同じインジェクタ電流であって
もＩＩＬ）ランジスタ１４はＩＩＬ）ランジスタ１６に
比べて導通しやすいという傾向と相まって、電源投入時
に１３７９７１７７７１回路に方向づけを付与する。上
記の動作によシＲＳフリップフロップ１１．１２・・・
・・・１３の出力Ｑの電圧レベルは投入時に高レベル“
Ｈ”に設定される。
照して説明する。図中、１８はインジェクタトランジス
タ１６．１７のベースとＩ ＩＬトランジスタ１４．１
５のエミッタを形成する共通Ｎ型領域、１９，２ｏはそ
れぞれインジェクタトランジスタ１６．１７のコレクタ
とＩＩＬ）ランジスタ１４，１５のベースを形成する共
通Ｐ型頭域、２１はＩ ＩＬ）ランジスタ１４のＮ型コ
レクタ領域、２・２，２３はＩＩＬ）ランジスタ１５の
Ｎ型コレクタ領域、２４．２５はインジェクタトランジ
スタ１６．１７のインジェクタ（エミッタ）を形成する
Ｐ型頭域である。このような構成において、インジェク
タ２４のＩＩＬ）ランジスタのベース１９と対向する辺
の長さ１１を、インジェクタ２５のＩＩＬ）ランジスタ
のベース２０と対向する辺の長さ１２より大きく設定す
ると、インジェクタトランジスタ１６のエミッタ電流、
すなわちインジェクタ２４の電流の方が、インジェクタ
１７のエミッタ電流、すなわち、インジェクタ２５の電
流よりも犬きくなる。このため、電源投入時にＩＩＬ）
ランジスタ１４がエエＬトランジスタ１６よシも早く導
通し、ＩＩＬトランジスタ１５は遮断の状態になる。こ
の効果は、ＩＩＬ）ランジスタ１４のコレクタ２１が１
個であるのに対して、ＩＩＬ）ランジスタ１５のコレク
タ２２゜２３が２個であるためＩＩＬ）ランジスタ１４
のベース１９の大きさが、ＩＩＬ）ランジスタ１５のベ
ース２ｏよりも小さく、同じインジェクタ電流であって
もＩＩＬ）ランジスタ１４はＩＩＬ）ランジスタ１６に
比べて導通しやすいという傾向と相まって、電源投入時
に１３７９７１７７７１回路に方向づけを付与する。上
記の動作によシＲＳフリップフロップ１１．１２・・・
・・・１３の出力Ｑの電圧レベルは投入時に高レベル“
Ｈ”に設定される。
トコ口で、Ｉ ＩＩ、トランジスタ１のコレクタはＲＳ
フリップフロップ回路１１のリセット端子Ｈに接続され
ているため、電源投入後ＩＩＬトランジスタ１が導通ず
ると、ＲＳフリップフロップ回路１１の出力Ｑは、ＲＳ
フリップフロップ回路１１を構成する２つのＩＩＬ）ラ
ンジスタを信号が通過する遅延時間の後に低レベル“Ｌ
”に切りかわる。Ｒ５７９ツブフロップ回路１１の出力
Ｑは、ＲＳフリップフロップ回路１２のリセット端子Ｈ
に接続されているため、ＲＳフリップフロップ回路１２
を構成する２つのＩＩＬ）ランジスタを信号が通過する
遅延時間の後に、１３７９７１７７７１回路の出力Ｑを
低レベル゛Ｌ”に切りかえる。
フリップフロップ回路１１のリセット端子Ｈに接続され
ているため、電源投入後ＩＩＬトランジスタ１が導通ず
ると、ＲＳフリップフロップ回路１１の出力Ｑは、ＲＳ
フリップフロップ回路１１を構成する２つのＩＩＬ）ラ
ンジスタを信号が通過する遅延時間の後に低レベル“Ｌ
”に切りかわる。Ｒ５７９ツブフロップ回路１１の出力
Ｑは、ＲＳフリップフロップ回路１２のリセット端子Ｈ
に接続されているため、ＲＳフリップフロップ回路１２
を構成する２つのＩＩＬ）ランジスタを信号が通過する
遅延時間の後に、１３７９７１７７７１回路の出力Ｑを
低レベル゛Ｌ”に切りかえる。
この動作は以後の１３７９７１７７７１回路に伝達され
、最後のＲＳ ７ Ｊ）ツブフコツブ回路１３の出力Ｑ
を低レベル“Ｌ”に切りかえる。この結果、ＩＩＬ）ラ
ンジスタ１は遮断状態となり、フリップフロップ回路３
，３１．・・・・・・３ｎのリセットを開放する。
、最後のＲＳ ７ Ｊ）ツブフコツブ回路１３の出力Ｑ
を低レベル“Ｌ”に切りかえる。この結果、ＩＩＬ）ラ
ンジスタ１は遮断状態となり、フリップフロップ回路３
，３１．・・・・・・３ｎのリセットを開放する。
スナわち、１３７９７１７７７１回路のＩＩＬトランジ
スタ１個当シの信号の遅延時間をｔｄ、１３７９７１７
７７１回路の段数をＮとすると、フリップフロップ回路
３，３１．・・・・・・３ｎがリセットされ初期設定が
なされてから、２ｔｄＮ後にリセットが開放され、フリ
ップフロップ回路３゜３１、・・・・・・３ｎは待期状
態に入る。
スタ１個当シの信号の遅延時間をｔｄ、１３７９７１７
７７１回路の段数をＮとすると、フリップフロップ回路
３，３１．・・・・・・３ｎがリセットされ初期設定が
なされてから、２ｔｄＮ後にリセットが開放され、フリ
ップフロップ回路３゜３１、・・・・・・３ｎは待期状
態に入る。
以上説明した本発明のオートリセット回路は、トランジ
スタ素子のみで形成することができ半導体集積回路とし
て好適である。
スタ素子のみで形成することができ半導体集積回路とし
て好適である。
発明の効果
本発明のオートリセット回路は、これを半導体集積回路
化する場合、外付は部品を削減できる経済的効果に加え
て、外付は部品端子を半導体集積回路の端子として確保
する必要がないため、外来ノイズから保護する効果を奏
する。また、信頼性の高いシステムの実現を容易にする
効果を奏する。
化する場合、外付は部品を削減できる経済的効果に加え
て、外付は部品端子を半導体集積回路の端子として確保
する必要がないため、外来ノイズから保護する効果を奏
する。また、信頼性の高いシステムの実現を容易にする
効果を奏する。
第１図は本発明の実施例による集積化されたオートリセ
ット回路を示す回路図、第２図および第３図はそれぞれ
第１図で用いられているＲ３７！Ｊツブフロツプの回路
図および平面図、第４図は従１・・・・・・ＩＩＬ）ラ
ンジスタ、２・・・・・・インジェクタトランジスタ、
３，３１．・・・・・・３ｎ・・・・・・フリップフロ
ップ回路、４，５・・・・・・付加抵抗、６・・・・・
・コンデンサ、７・・・・・・トランジスタ、８・・・
・・・抵抗、９・・・・・・付加部品接続端子、１０・
・・・・・電源端子、１１゜１２．１３・・・・・・１
３７９７１７７７１回路、１４゜１６・・・・・・ＩＩ
Ｌトランジスタ、１６．１７・・・・・・インジェクタ
トランジスタ、１８・・・・・・インジェクタトランジ
スタのベース（ＩＩＬ）ランジスタのエミッタ）、１９
．２０・・・・・・インジェクタトランジスタのコレク
タ（ＩＩＬ）ランジスタのベース）、２１．２２．２３
・・・・・・ＩＩＬト７ンジスタのコレクタ、２４．２
５・・・・・・インジェクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図
１−−−ｒｒＬ）ｊ”ｉジスタ２−−−インジエ２りＬ
ランジスタ １３ｆ−−−フリブ７°フｒｊｔ１更＋に曾−−−瓜■
た 第２図
ット回路を示す回路図、第２図および第３図はそれぞれ
第１図で用いられているＲ３７！Ｊツブフロツプの回路
図および平面図、第４図は従１・・・・・・ＩＩＬ）ラ
ンジスタ、２・・・・・・インジェクタトランジスタ、
３，３１．・・・・・・３ｎ・・・・・・フリップフロ
ップ回路、４，５・・・・・・付加抵抗、６・・・・・
・コンデンサ、７・・・・・・トランジスタ、８・・・
・・・抵抗、９・・・・・・付加部品接続端子、１０・
・・・・・電源端子、１１゜１２．１３・・・・・・１
３７９７１７７７１回路、１４゜１６・・・・・・ＩＩ
Ｌトランジスタ、１６．１７・・・・・・インジェクタ
トランジスタ、１８・・・・・・インジェクタトランジ
スタのベース（ＩＩＬ）ランジスタのエミッタ）、１９
．２０・・・・・・インジェクタトランジスタのコレク
タ（ＩＩＬ）ランジスタのベース）、２１．２２．２３
・・・・・・ＩＩＬト７ンジスタのコレクタ、２４．２
５・・・・・・インジェクタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
ｌ 図
１−−−ｒｒＬ）ｊ”ｉジスタ２−−−インジエ２りＬ
ランジスタ １３ｆ−−−フリブ７°フｒｊｔ１更＋に曾−−−瓜■
た 第２図
Claims (1)
- 電源投入直後の電源電圧上昇時に電子回路を初期設定さ
せるリセット回路と、電源投入により出力の論理レベル
が定まるＲＳフリップフロップ回路の直列接続体からな
る信号遅延回路とを備えるとともに、前記リセット回路
の出力を前記信号遅延回路の入力に、前記信号遅延回路
の出力を前記リセット回路の入力に接続したことを特徴
とするオートリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154632A JP2502503B2 (ja) | 1985-07-12 | 1985-07-12 | オ−トリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154632A JP2502503B2 (ja) | 1985-07-12 | 1985-07-12 | オ−トリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215919A true JPS6215919A (ja) | 1987-01-24 |
| JP2502503B2 JP2502503B2 (ja) | 1996-05-29 |
Family
ID=15588440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154632A Expired - Lifetime JP2502503B2 (ja) | 1985-07-12 | 1985-07-12 | オ−トリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502503B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392444B1 (en) * | 1999-04-28 | 2002-05-21 | Sharp Kabushiki Kaisha | IIL reset circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718125A (en) * | 1980-07-09 | 1982-01-29 | Mitsubishi Electric Corp | Reset signal generating circuit |
-
1985
- 1985-07-12 JP JP60154632A patent/JP2502503B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718125A (en) * | 1980-07-09 | 1982-01-29 | Mitsubishi Electric Corp | Reset signal generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392444B1 (en) * | 1999-04-28 | 2002-05-21 | Sharp Kabushiki Kaisha | IIL reset circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502503B2 (ja) | 1996-05-29 |
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