JPS59105149A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は情報処理装置におけるマイクロプログラムの制
御装置に関するものである。

〔従来技術の概要およびその欠点〕

従来のマイクロプログラムの制御装置は、あとに図を用
いて詳しく説明するが、マイクロプログラムの第１ステ
、ゾのマイクロ命令および第２スデソノ０以降のマイク
ロ命令のアドレスを格納するそれぞれ第１および第２の
アドレス作成部と、これらのアドレス作成部から読出さ
れたマイクロ命令を個々に格納する第１および第２の制
御記憶手段１部からのスタート信号によりこれらの制御
記憶の出力を選択的に切替えるセレクタと、このセレク
タで選択されたマイクロ命令を保持するマイクロ命令レ
ノスタを有している。

しかしながら」−記のような構成では、これもあとから
詳しく説明するが、第１の制御記憶には第１ステ、フ０
のマイクロ命令しか入らないので使用効率が低いという
欠点があった。それは：上記のスタート信号を用いて第
１の開側１記憶に入力アドレスを切替えようとしても、
スター１・化けの遅延時間が大きいために切替えが遅く
なり、制御装置としての性能か低下してし寸うからであ
る。

〔発明の目的〕

したがって本発明の目的は制御記憶の利用効率が高く而
も性能の高いマイクロプログラム制御装置を得ようとす
るものである。

〔発明の構成の概要〕

本発明は上記の目的を達成するだめに、第１の制御記憶
のアドレスとして一ンイクロ命令の第２ステツプ以降の
一アドレスをあらかじめ定めた論理で作り、第１の制御
記憶の第１ステツプのマイクロ命令以外の部分を第２ス
テ、ノ°以降のマイクロ命令として使用できる様にし、
その際、前記のあらかじめ定めた論理で作られ／ζ゛ア
ドレスか正しいアドレスでない」賜金もあることを考鳩
、して、正しいアドレスでない場合はそのマイクロ命令
を無効にして再読出しを行う」：うにし／こものである
。

〔発明の構成〕

不発、明によれば、マイク［１）０ｐグラノ・の第１ス
テツノ°のマイクロ命令のアドレスを作成する第１のア
ドレス作成手段、マイクロゾログラムの第２スデノブ以
降のマイクロ命令のアドレスを作成する第２のアドレス
作成手段、前記第１および第２のアドレス作成手段から
読出されるマイクロ命令をそれぞれ格納できる第１およ
び第２の制御記憶。

これら２つの制御記憶から読出婆れるマイクロ命令出力
を選択的に切替える手段、および前記選択されたマイク
ロ命令を保持するマイクロ命令し／スタを含み、外部か
らのスター　［・（ｉ号を受けて動作するマイクロプロ
クラム制御装置において、　’ｒ？ｉｊ記第１お上第１
２のアドレス作成手段で作られるアドレスのいずれか一
方を選択して保持できる再読出アドレス作成部と、再読
出選択信号を受けると前記再読出作成部から読出される
アドレスを選択し、ほかのときは前記第１のアドレス作
成部から読出されるアドレスを選択して出力する再読出
切替手段と、この再読出切替手段の出力と前記第２の７
トレス作成手段から読出されるアドレス出力とをあらか
じめ定めた論理で切替え、その出力を前記第１の制御記
憶手段に送る論理切替手段と、前記外部からのスタート
信号を受け、前記論理切替手段に前記あらかじめ定めた
論理を力える機能と。

該論理切替手段の切替えが正しいかどうかを検出し、切
替えが正しくないことを検出したときにＡｆＪ記マイク
ロ命令レノしタの出力を無効とすると共に前記再読出選
択信号を発生ずる機能を持つ予測手段とを備えたことを
特徴とするマイクロッ０ログラム制御装置が得られる。

次に図面を参照して詳細に説明する。

〔従来技術の具体例〕

第１図は従来のマイクロプログラム制餌］装置の構成を
あられし７た図である。第１図において、外部からのノ
ットウェア命令から求する一フイクロフ０ログラムの第
１ステノフ０のマイクロ命令のアドレス信号ａを格納す
る第１のアドレスレノスフ１と。

該第１ステツノ°のマイクロ命令を格納する第１の’１
ｌｉｌ）併記ｔｅａ　２ど、マイクロプログラムの第２
ステ７フ０以降のマイクロ命令のアドレスを作るアドレ
ス作成部：３と、この第２ステツノ０以降のマイクロ命
令を格納する第２の制御記憶４と、外部からの該第１ス
デツフ００マイクロ命令を実行する用意が整っている事
を示すスタート信号すによシ第１の制御記憶２と第２の
制御記憶４の出力を切替える第１のセレクタ５と、制御
記憶の出力を保持するマイクロ命令レノスタ６とから成
り、アドレス成形部３　Ｖｒ、　＋　１の加算回路７と
、第２のアドレスレジスタ８と、マイクロ命令が分岐で
あるかインクレメントであるかにより、第２のアドレス
レジスタ８とマイクロ命令レノスタ６の出力の分岐先ア
ドレスとを切替える第２のセレクタ９とから成る。

なお第１のアドレスレジスタ１は、実際には複数の外部
装置からの信号を選択するだめのセレクタなどと組合わ
せて用いられることが多く、これをアドレス作成部と名
づけてもよい。よってこれを奔艷伽、 第２図は第１図の装置に用いるマイクロ命令の形式をあ
られす図面である。なおマイクロ命令コードは　１１　
Ｑ　＋１はインクレメントを　ｔｔ　１　ｎは分岐をそ
れぞれあられすものとする。次に第１図および第２図を
参照してこの従−来のマイクロプログラム制御装置の動
作を説明する。ソフトウェア命令から求まるマイクロ７
０ログラムの第１ステツフ０のマイクロ命令のアドレス
信号ａが外部から第１のアドレスレジスタ１に格納σれ
２次に第１の制併記・１意２がアクセスされ゛Ｃ第１の
セレクタ５に出力される。そして該マイクロ命令の実行
の用意が整っていると、外部からスタート信号すが第１
のセレクタ５に入力され、第１のセレクタ５は第１の制
御記憶２の出力則ちマイクロプログラムの第１ステツノ
°のマイクロ命令を選択してマイクロ命令レノスタ６に
格納し、制御信号Ｃを外部に送る。第１ステ、プのマイ
クロ命令には、第２ステツプのマイクロ命令を読み出す
ために、第２の制御記憶４に分岐する分岐命令が入って
いる。マイクロプログラムの第２ステツノのマイクロ命
令は第１ステツプのマイクロ命令の分岐先アドレス信号
いて第２のセレクタ９を経て第２の制御記憶４をアクセ
スし、マイクロ命令レノスタ６に格納される。

同時に、該分岐先アドレスは第２のセレクタ９を経て、
＋１加算回路７でインクレメントされ、第２の７ドｖス
レソスタ８に格納される。第３ステツプ以降のマイクロ
命令は分岐かインクレメントかにより、マイクロ命令の
分岐先アドレスが第２のアドレスレジスタ８の出力かを
用い、第２の制御記憶４をアクセスしてマイクロプログ
ラムを実行する。最終ステップはアイドルのマイクロ命
令に分岐し１次のマイクロッ０ログラムのスタート信号
が出るのを待つ。当然スタート信号の出る前には第１の
アドレスレジスタ１に２次の第１ステツプのマイクロ命
令のアドレスが入っている。この様にしてマイクロプロ
グラム制御装置は動作する。

以上説明した様に、そして先に簡単に説明し／ζように
、第１の制御記憶２はノブドウエア命令かう求まるマイ
クロ７０ログラノ・の第１ステノア’　（７）　マイク
ロ命令しか格納されていない。一方ソフトウェア命令か
ら求まるマイクロプログラムの第１ステツプのマイクロ
命令は、制御記憶を構成するＲＡＭチ、プの構造ノブド
ウエア命令の数とから第１の制御記憶の全てのアドレス
を使わないで、余りがでる。従かつて、第１の制御記憶
の中に全然使われないエリアが存在するという欠点があ
シ。

また外部からのスタート信号すば、ディレィタイムが比
較的に長いので、スタート信号すそのもので第１の制御
記憶の入力アドレスを切替えることは不可能であり、こ
のため装置としての性能が低下する欠点かあったのであ
る。

〔本発明の一実施例〕

第３図は本発明の一実施例の構成をあられした図である
。第３図において、参照数字１〜６で示したプロ、り回
路は第１図に同じ参照数字を付したブロック回路と同じ
ものである。但し第１の制御回路２はブロックとしては
同じであるか、内容的には、第１図のものがマイクロプ
ログラムの第１ステ、プのマイクロ命令のアドレスだけ
を格納するのに対し、第２ステツフ０以降のマイクロ命
令のアドレスをも格納できるようになっている点におい
て異っている。以下本発明において特に設けたブロック
回路について説明すると、再読出アドレス作成部１１は
第３．のアドレスレジスタ１２と第３のセレクタ１３と
から成っているが、後者のセレクタの機能についてはあ
とに説明する。第４のセレクタ１４ば、第３のアドレス
レノスタ１２の出力とはじめに説明した第１のアドレス
レノスタ１の出力を切替えるだめのセレクタであるが。

機能的には４ＪＪ読出切替回路ともいうへきものである
。なお第３のセレクタ１３は、（・幾能的にいえはアド
レス作成部：３の出力と再読田七し／フタ１４の出力と
を切替え、実行中のマイクロ命令の一アドレス作成部３
の出力とをあらかじめ定めた論理で切替える回路であり
２機能的には論理切替回路ともいうべきものである。四
に予測回路１６は、スタート信号ｌ〕で動作を開始する
ようになっていて。

第１３のアドレスレノスタ１２のアドレスの屋上位ビ／
１・（以下ＡＤＲＯと称す）信号ならびに第１のセレク
タ５の出力であるマイクロ命令の分岐を示す信号（ＢＲ
ＡＮ）および分岐先アドレスの最上位ビ。

１−　（ＢＡ、ｌ）ＲＯ）信号を人ノＪして第３（７）
（：し／’７１３＋再読出セレクタＪ４．論理切替回路
１５．および外部に選択信号ｅ、ｄ、およびｆならびに
無効信号ｇを送り、一方論理切替回路１５の出力のアド
レスの最上位ピッｌ−（ＴＡＤＲＯ）信号を人力して第
１のセレクタ５へ選択信号りを送る機能を有している。

第４図は−Ｊ−記の予測回路１６の回路構成を詳細に示
し／こ図である。人出万端に示しだ各信号の記号（・叶
いずれも第３図における同じ記号の仏刊に対応するもの
である。そして２１〜３３はＮＡＮｆ）回路丑プＣはＡ
、ＮＤ回路、３４は第１のアドレスレノスタ１の選択を
示すフリ／７°ソロ７ノ０，３５は予測失敗を小ずノリ
７ノノロツプである。

次に第２図ないし第４図を参照して発明の詳細な動作を
説明する。

はじめに個々の動作についての考え方を主として説明す
る。なおマイクロ命令の形式は第２図のものをそのｉｔ
用いるものとする。

寸ず制御記憶のアドレスの割イ」を示す。第１の制御記
憶２と第２の制御記憶４はアドレスとじて異なった番地
を割付けられていて、アドレスの最上位ビットにより区
別できる。アドレスの最上位ビットが′１″の時は第１
の制御記憶２を示し、アドレスの最上位ピッＩ・が０″
の時は第２の制御記憶４を示す。この様にアドレスの最
上位ビット併記制御記憶を区別できる。

次に予測の考え方を示す。これは以下のあらかじめ定め
た論理で第１の制御記憶２の一ノ′ドレス茫作ることを
意味する。痒めた論理とイ弯い時、予測失敗としてＪＴ
後に再読出しを行い、正常に動作する。

（］）ソフトウェア命令から求まるマイクロノ０ログラ
ムの第１ステ、ノ°のマイクロｔ９ｉ咎を起動するスタ
ート信号すを待つマイクロ命令のアイドルスデ、プば、
第２の制御記憶／１にあるとする。

（２）第２の制御記憶４から第１の制御記憶２への分岐
は行わないとする。

以１＝、の論理を設けると、論理切替回路１５が再読出
切替回路１４の出力を選択する条件は、読出切替回路〕
４が第１のアドレスレノスタ１を選択している状態で次
の様になる。

（１）スタート信号すがビの時、マイクロ命令レノスタ
６に入るマイクロ命令か分岐（ＢＲＡＮ＝１．）であり
且つ分岐先アドレスの最上位ビットが”　０　″（ＢＡ
ＤＲＯ＝０）の時２次は第２の制御記憶４の側をアクセ
スするため、論理切替回路１５は再読出切替回路１４の
出力を選択してもよｕ−１゜ （２）スタート信号すが”　ｏ　”の時、第］の制御記
憶２をアクセス時（ＡＤＲＯ＝１）　、　ＢＲＡＮ＝］
かつＢＡＤＲＯ＝Ｏの時１次は第２の制御記憶４の側を
アクセスするだめ、論理切替回路１５は再読出切替回路
１４の出力を選択してもよい。

（３）スタート信号すがＯで第２の制御記憶４をアクセ
ス中の時（ＡＤＲＯ＝０　）　、この制併記１意４から
第１の制御記憶２の分岐はないとしているので次は第２
の制御記憶４をアクセスするので、論理切替回路１５は
再読出ｌ、７Ｉ替回路１４の出力を選択してよい。

（４）予測失敗時の再読出し時は、実行アドレスは第３
アドレスレノスタ１２に入っているので。

論理切替回路１５は再読出切替回路１４の出力を選択す
る。

上記条件をまとめると以下の条件で論理切替回路１５か
゛ツＬ択これる。

ＢＲＡＮ＝１−ＢＡＤＲＯ＝Ｏ＋ｚ、ター）＝Ｏ−ＡＤ
ＲＯ＝Ｏ＋再読出し時上記条件に合わない場合は、その
時マイクロ命令を無効にし、再読出切替回路１４に第３
のアトし動作を行う。

次に順に動作を説明する。

ノットウェア命令から求まるマイクロプログラムの第１
ステ、フ０のマイクロ命令のアドレス記号ａが、外部か
ら第１のアドレスレノスフ１に入る。

この時第２の制御記憶４はアイドルのマイクロ命令を実
行中とする。第４図の予測回路１６において、実行中の
マイクロ命令のアドレスを示す第３のアドレスレノスフ
１２の出力のアドレスの最上位ビットが０　（ＡＤＨ＝
Ｏ）であり、スタート信号すも０であると、信号ＡＤＲ
Ｏと信号すはＮＡＮＤケ゛−ト２１と２２にそれぞれ入
る。これらのケ゛−トの出力はＮＡＮＤケ８−ト２３で
ＮＡＮＤがとられ、　ＮＡＮＤケゝ−ト２４を経てフリ
ップフロップ３４を１″とし。

一方ではＡＮＤケ”−１−２５の出力である選択信号ｄ
を１″として第３のセレクタ１３に第１のアドレスレノ
スフ１の出力を選択させ、他方ではＮＡＮＤケ゛−ト２
６の出力である選択信号ｆを′］″として論理切替口・
路１５に第３のセレクタ１３の出力すなわら第１のアド
レスレノスフ１の出力を選択させる。選択されたアドレ
スは第１の制御記憶２をアクセスする。但し、マイクロ
命令レノスタ６には第２の制御記憶４０マイクロ命令（
アイドル）が入っている。この状態にある時、外部でマ
イクロ７０ログラムを実行する用意が整うとスタート信
号すが予測回路１６に入力される。予測回路１６ではＮ
Ａ　ＮＤケ゛−ト２１．２７によシ選択信号りが“１″
となって第１のセレクタ５に第１の制御記憶を選択させ
、マイクロ命令レノスタ６に第１ステツプのマイクロ命
令が入り、制御信号Ｃを外部に送る。この時は予測成功
しているので、フリラフ０フロツフ０３５はセットされ
ない。

ここで第２ステツプのマイクロ命令も第１の制御記憶２
にあるとし、第１ステツノのマイクロ命令は分岐命令だ
ったとする。このとき第１のセレクタ５のマイクロ命令
出力はＢＲＡＭ＝１かつＢＡＤＲＯ＝１となっている。

このため予測回路１６のＮＡＮＤケ・−１・２８と２９
で構成した回路ではＮＡＮＤがとれない。才だスタート
信号すは′１″であるため。

ＮＡＮＤゲート２２を経てＮＡ　ＮＤケゞ−ト２３に入
るが。

ＮＡＮＤがとれない。従がってフリップフロップ３４は
セットされない。このためマイクロ命令レノスタ６の出
力の分岐先アドレスが第２のセレクタ９論理切替回路］
５経由して第１の制御記憶２をアクセスする。第１のセ
レクタ５に入る選択信号１１は−、　ＴＡＤＲＯ信号を
ＮＡＮＤケゞ−ト３０と２７を通しだものであり、　Ｔ
ＡＤＲＯはこの」場合”　１　”であるから、　”　Ｉ
　”となっており、第］の制御記憶２の出力の第２ステ
ツプのマイクロ命令がマイクロ命令レノスタ６に格納さ
れる。この場合もフリップフロップ３５はセットされな
い。

第２ステツプが最終ステップであると、アイドルのマイ
クロ命令は第２の制御記憶４にあるため。

第２ステ、プのマイクロ命令は分岐で１分岐先アドレス
（／ｉ第２の制御記憶４を示す。このため第１のセレク
タ５の出力であるＢＲＡＮは”　１　”でかつＢＡＤＲ
Ｏは°゛Ｏ″となる。するとＮＡＮＤケ’−）２８を経
由してＮＡＮＤケ゛−ト２９はＮＡＮＤがとれるので。

ＮＡ　ＮＤケ”　−）　２４を経てフリップフロ７プ３
４をセ、　ｌ−する。再読出切替回路１４は第１のアド
レスレノスフ１を選択し、論理切替回路１５も再読出切
替回路１４の出力を選択するために第２の制御記憶４を
アクセスする。一方マイクロ命令しノスタ６の出力の分
岐先アドレスは第２のセレクタ９を経て第２の選択記憶
４をアクセスしている。この時スタート信号すが来れば
第１のセレクタ５は第１の制御記憶２の出力を選択して
第１ステ、フ０のマイクロ命令を格納し、スタート信号
すが来なければ第２の制御記憶４の出力を選択し７てア
イドルノマイク「コ命令を格納する。尚第３のセレクタ
Ｊ３は、スターｌ・信号１〕が１の時は選択伯′Ｔ号ｅ
が”　ｎ　”と在るので、　１’ｌＴ言売出切替回ｊｌ
′１’１１．４の出力即ち第１のアドレスレノスフ」を
選択する。このため′ＰＪ３のアドレスレノスフ１２に
は現在実行中のマイクロアドレスが入る。

次にマイクロノ０ログラムがあらがじめ定めだ論理に合
わない場合を説明する。例えは第２の制御記憶４から第
１の割面１１記・億２への分岐を行ったとする。外部で
スタート信号すが′０″のため、予測回路１６の人力の
スタート信号言号線が°゛０″’　、　ＡＩ月く。

信’＝カ”　Ｏ”　テあるたメ、　ＮＡＮＤ　ｋ”　　
）　２２．２　］を経てＮＡ　ＮＤり−１・２；３の人
力がオール”１″′と存る／ｉｌメ、　ＮＡ、ＮＩ）ケ
’−１・２・１を経てノリ７ノ０ソロツブ：３・１をセ
ットする。即ぢ、論理ｌ：ＪＪ芹回烙１５（ｄ、第１の
′アドレスレノスフ１をセレクトするため、第１の割譲
１記・臆２上のマイクロ命令を読むマイクロ命令レジス
タの出力の分岐先アドレスが第２のセレクタ９経出で論
■ｊｌ切替回路Ｊ５の所て遡択できない。

そしてマイクロ命令レジスタ６には第１アト゛レスレノ
スタ２でアクセスされた無意味なマイクロ命令が入る。

との時、予測回路１６のＮＡＮＤケ゛−ト３］は人力か
全て°１″となるだめＮＡ　ＮＤケ８〜１・３２を経て
フリツー７０ノロ７ノ０３５をセットスる。この／で、
めマイクロ命令レジスタ６の出力を無効にする無効信号
ｇが夕（部に送られる。この時第３のセレクタ１３は。

Ｓ巽択イＬ−弓ｅか”　１　”のだめ、第２のセレクタ
９の出力の分岐先アドレスを選択し、第３の゛アドレス
レノスタ］２に格納する。次のタイミングではフリツノ
０ノロツブ゛；３５がセットされているため、再読出初
％回路１・１の選択信号ｄは、　ＡＮＤ　’ｙ＋−ｌ・
２５の人力か’　０　”のため、”Ｏ’”となり、第３
のアドレスレ／′スタ１２を選択する。論理切替回路１
５の選択１，１号ｆは、　ＮＡＮＤケ゛−１・２６の入
力かＯ″のため、”］”となり、再読出切替回路１４の
出力の第３のアドレスレノスフ１２を選択する。従って
第１の制御記憶２をアクセスし、この制御記憶へ分岐し
たアドレスの内容をマイクロ命令レジスタ６に格納する
。どの時は第１のセレクタ５の出力のＢ　ＲＡ　Ｎが］
″でかつＢＡＤＲＯが”　］　”のため、ノリ。

プフロッ７０３４はセットシない。この様に正しくない
ときでも、１Ｔ遅れで正常に実？ゴすることができる。

〔発明の効果〕

以北説明したように２本発明のマイク〔１プログラム制
御装置においては、従来はマイク【フッ０ログラムの第
１スデツノ０のマイクロ命令だけを格納するようになっ
ていた第１の制併記・甲の中に、第２スデ、プ以降のマ
イクロ命令をも格納できるようにして制御記憶を有効に
利用できるようにし７てあり、而もそれによって開側１
装置としての１（Ｌ能に低下をき／こずことかないよう
にしたものでちる。

【図面の簡単な説明】

第１図は従来のマイクロ１プログラノ’　：ｉｊ’ｌ側
］装置の構成をあられしだは］、第２１スは第■１スの
装置に用いるマイクロ命令の形式をあられした図、第３
図は本発明の一実施例の構成をあられした１シ１．第・
１図は第１３図の装置に用いる予」］１１回の構成をあ
られし／こ図である。 上弓の説明　１は第１のアドレスレノスフ、２は第１の
制卸記憶、３はアドレス作成部、４は第第２のセレクタ
、１１は再読出アドレス作成部。 １２は第：３のアドレスレノスフ、１３は第３のセレク
タ、１４は再読出切替回：烙（第４のセレクタ）。 １５は論理１υ替回路（第５のセレクタ）、１６は予測
回路、′３１と３５はノリ２ノ０フロツノｏ、ａは第１
ステツノ０のマイクロ命令のアドレス化７３’　、　ｂ
けスタート信号け、Ｃは制御信号、ｄ、ｅ、ｆは選択１
暦−弓７ｇは無効信刊＋　ｈは選択信号をそれぞれあら
れしている。

Claims (1)

1. 【特許請求の範囲】 】、　マイクロプログラムの第１ステツフ０のマイクロ
   命令ノアトレスを作成する第１のアドレス作成手段、マ
   イクロッ０ログラムの第２ステ、！以降のマイクロ命令
   のアドレスを作成する第２のアドレス作成手段、前記第
   １および第２のアドレス作成手段から読出されるマイク
   ロ命令をそれぞれ格納できる第１および第２の制御記憶
   ２これら２つの制御記憶から読出されるマイクロ命令出
   力を選択的に切替える手段、および前記選択されたマイ
   クロ命令を保持するマイクロ命令レジスタを含み外部か
   らのスタート信号を受けて動作するマイクロプログラム
   制御装置において、前記第１および第２のアドレス作成
   手段で作られるアドレスのいずれか一方を選択して保持
   できる再読出アドレス作成部と、再読出選択信号を受け
   ると前記再読出作成部から読出されるアドレスを選択し
   、ほかのときは前記第１のアドレス作成部から読出され
   るアドレスを選択して出力する再読出切替手段と。 この再ん”こ出切替手段の出力と前記第２のアドレス作
   成手段から読出されるアドレス出力とをあらかじめ定め
   だ論理で切替え、その出力を前記第１の制御記憶手段に
   送る論理切替手段と、前記外部からのスタート信号を受
   け、前記論理切替手段に前記あらかじめ定めた論理を与
   える機能と、該論理切替手段の切替えが正しいかどうか
   を検出し、切替えが正しくないことを検出したときに前
   記マイクロ命令レジスタの出力を無効とすると共に前記
   再読出選択信号を発生する機能とを持つ予測手段とを備
   えたことを特徴とするマイクロプログラム制御装置。