JPS59105368A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS59105368A JPS59105368A JP57215054A JP21505482A JPS59105368A JP S59105368 A JPS59105368 A JP S59105368A JP 57215054 A JP57215054 A JP 57215054A JP 21505482 A JP21505482 A JP 21505482A JP S59105368 A JPS59105368 A JP S59105368A
- Authority
- JP
- Japan
- Prior art keywords
- film
- damaged
- source
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はイオン注入によシ基板と同一または反対導電型
の不純物を該基板に導入する工程を含むＭＯ８型半導体
装置の製造方法に関する。
の不純物を該基板に導入する工程を含むＭＯ８型半導体
装置の製造方法に関する。
従来、ＭＯ８型半導体装置の製造においては、半導体基
板を熱酸化法で酸化して形成した絶縁膜を通してイオン
注入し、半導体基板に、いわゆる不純物層を設けて導電
層としたり、トランジスタの１刷値電圧をコントロール
したシしている。この所望の不純物層を得る為にはレジ
スト等によってイオン注入時のマスクとなる所望のパタ
ーンを形成して、その後イオン注入によって所望の不純
物層を形成している。この際に、直接イオン注入時のビ
ームにさらされる絶縁膜は何らかの形でダメージを受け
ている。又、同様に、イオン注入時のビームにさらされ
たレジストはプラズマによって剥離されるが、この時に
やはり核絶縁Ｍはプラズマの影響を受は何らかのダメー
ジが残存する。この様なダメージを受けた絶縁膜をその
まま残して半導体装置を形成すると歩留低下をまねき、
信頼性上からも好ましくない。
板を熱酸化法で酸化して形成した絶縁膜を通してイオン
注入し、半導体基板に、いわゆる不純物層を設けて導電
層としたり、トランジスタの１刷値電圧をコントロール
したシしている。この所望の不純物層を得る為にはレジ
スト等によってイオン注入時のマスクとなる所望のパタ
ーンを形成して、その後イオン注入によって所望の不純
物層を形成している。この際に、直接イオン注入時のビ
ームにさらされる絶縁膜は何らかの形でダメージを受け
ている。又、同様に、イオン注入時のビームにさらされ
たレジストはプラズマによって剥離されるが、この時に
やはり核絶縁Ｍはプラズマの影響を受は何らかのダメー
ジが残存する。この様なダメージを受けた絶縁膜をその
まま残して半導体装置を形成すると歩留低下をまねき、
信頼性上からも好ましくない。
本発明の目的は、上述のようなダメージを受けた絶縁膜
による悪影響をなくして、高品質のＭＯ８型半導体装置
を高歩留シで製造することを可能にした製造方法を提供
するにある。
による悪影響をなくして、高品質のＭＯ８型半導体装置
を高歩留シで製造することを可能にした製造方法を提供
するにある。
つぎに本発明を図面によシ説明する。
第１図（ａｌ 、 （ｂ）は従来の製造方法を説明する
ための工程順の仕掛シ品基板の断面図である。まず第１
図（ａｔのように、例えばＰ型のシリコン基板１を熱酸
化法によ）酸化して酸化膜２を形成し、つぎにホトエツ
チングの技法によフ、マスクパターンのレジスト膜３を
形成し、その後Ｎ型不純物のリンをイオン注入しソース
・ドレイン領域４，４を形成する。つぎに、プラズマに
よシ第１図（ａ）のレジスト膜３を除去し、全面にポリ
シリコンを成長させ、第１図（ｂｌのようにホトエツチ
ングでポリシリのゲート電極５を形成し、その後、ソー
ス・ドレイン領域の上の酸化膜２を部分的に除去し、ア
ルミ蒸着によりソース・ドレイン電極６を形成する０ このような従来の製造方法では、酸化膜２を通してリン
のイオン注入の際に、酸化膜２はダメージを受ける。ま
た、レジスト膜３をプラズマにょシ剥離する際にも酸化
膜２はダメージを受ける。
ための工程順の仕掛シ品基板の断面図である。まず第１
図（ａｔのように、例えばＰ型のシリコン基板１を熱酸
化法によ）酸化して酸化膜２を形成し、つぎにホトエツ
チングの技法によフ、マスクパターンのレジスト膜３を
形成し、その後Ｎ型不純物のリンをイオン注入しソース
・ドレイン領域４，４を形成する。つぎに、プラズマに
よシ第１図（ａ）のレジスト膜３を除去し、全面にポリ
シリコンを成長させ、第１図（ｂｌのようにホトエツチ
ングでポリシリのゲート電極５を形成し、その後、ソー
ス・ドレイン領域の上の酸化膜２を部分的に除去し、ア
ルミ蒸着によりソース・ドレイン電極６を形成する０ このような従来の製造方法では、酸化膜２を通してリン
のイオン注入の際に、酸化膜２はダメージを受ける。ま
た、レジスト膜３をプラズマにょシ剥離する際にも酸化
膜２はダメージを受ける。
その結果、酸化膜２の上に形成したポリシリコンのゲー
ト電極５およびソース・ドレイン電極６の品質も不十分
なものとな）易い。
ト電極５およびソース・ドレイン電極６の品質も不十分
なものとな）易い。
第２図（ａ） 、 （ｂ）は本発明の一実施例の工程順
の仕掛９品基板の断面図である。第２図（ａ）は第１図
（ａｌまでの工程の後、同図のレジスト膜３をプラズマ
により剥離した状態の図である。つぎに第２図（ｂＪの
ように、同図（ａ）の酸化膜２のダメージを受けた表層
部分をエツチングで除去し、それから第１図（ｂ）で説
明したと同様にポリンリコンゲート電極１５およびソー
ス・ドレインのアルミ電極１６を形成する。本発明では
、ダメージを受けている酸化膜２の表面部分を除去して
きれいな面を露出させ、それからゲートおよびドレイン
・ソース電極を設けているので、従来のダメージのある
酸化膜の場合と違って、良品の電極が形成できる。
の仕掛９品基板の断面図である。第２図（ａ）は第１図
（ａｌまでの工程の後、同図のレジスト膜３をプラズマ
により剥離した状態の図である。つぎに第２図（ｂＪの
ように、同図（ａ）の酸化膜２のダメージを受けた表層
部分をエツチングで除去し、それから第１図（ｂ）で説
明したと同様にポリンリコンゲート電極１５およびソー
ス・ドレインのアルミ電極１６を形成する。本発明では
、ダメージを受けている酸化膜２の表面部分を除去して
きれいな面を露出させ、それからゲートおよびドレイン
・ソース電極を設けているので、従来のダメージのある
酸化膜の場合と違って、良品の電極が形成できる。
第３図（ａ） 、 （ｂＪは本発明の他の実施例を説明
するための仕掛り品基板の断面図である。第３図（ａＪ
は、第２図（ａｊと同様に、絶縁膜を通してイオン注入
によりソース・トレイン領域４，４を形成後、レジスト
膜を除去した状態を示す図であり、但し絶縁膜は、第２
図の酸化膜だけの場合と違って、本例では酸化膜１２と
その上に形成した窒化膜１３の２重膜からなつズいる。
するための仕掛り品基板の断面図である。第３図（ａＪ
は、第２図（ａｊと同様に、絶縁膜を通してイオン注入
によりソース・トレイン領域４，４を形成後、レジスト
膜を除去した状態を示す図であり、但し絶縁膜は、第２
図の酸化膜だけの場合と違って、本例では酸化膜１２と
その上に形成した窒化膜１３の２重膜からなつズいる。
第３図（ａ）までの工程に続いて、同図（ｂｌのように
、２重絶縁膜のうち、表層の窒化膜１３だけを選択エツ
チングで除去し、残った酸化膜１２の上にゲート電極２
５およびソース・ドレイン電極２６を形成する。本例で
はイオン注入の際にダメージを受けた絶縁膜の表層部を
除去するのに、表面の窒化膜だけを選択エツチングで除
去するのが、第２図の例より容易であることが有利であ
る。
、２重絶縁膜のうち、表層の窒化膜１３だけを選択エツ
チングで除去し、残った酸化膜１２の上にゲート電極２
５およびソース・ドレイン電極２６を形成する。本例で
はイオン注入の際にダメージを受けた絶縁膜の表層部を
除去するのに、表面の窒化膜だけを選択エツチングで除
去するのが、第２図の例より容易であることが有利であ
る。
このように本発明によれば、絶縁膜の表層部分を除去す
ることによって不安定要因が除去され、高品質のＭＯ８
型半導体装置が歩留まりよく製造できる。
ることによって不安定要因が除去され、高品質のＭＯ８
型半導体装置が歩留まりよく製造できる。
第１図（ａ） 、 （ｂ）は従来のＭＯ８型半導体装置
の製造工程順の仕掛シ品基板の断面図、第２図（ａ）
、 （ｂ）は本発明の一実施例の製造工程順の仕掛フ品
基板の断面図、第３図（ａ） 、 （ｂＪは本発明の他
の実施例の工程順の仕掛り品基板の断面図である。 １・・・・・・シリコン基板、２．１２・・・・・・酸
化膜、３・・・・・・レジスト膜、４・・・・・・ソー
ス・ドレイン領域、５．１５．２５ ・・・・・・ゲー
ト電極、６，１６．２６・・・・・・ソース・ドレイン
電極、１３・・・・・・窒化膜。
の製造工程順の仕掛シ品基板の断面図、第２図（ａ）
、 （ｂ）は本発明の一実施例の製造工程順の仕掛フ品
基板の断面図、第３図（ａ） 、 （ｂＪは本発明の他
の実施例の工程順の仕掛り品基板の断面図である。 １・・・・・・シリコン基板、２．１２・・・・・・酸
化膜、３・・・・・・レジスト膜、４・・・・・・ソー
ス・ドレイン領域、５．１５．２５ ・・・・・・ゲー
ト電極、６，１６．２６・・・・・・ソース・ドレイン
電極、１３・・・・・・窒化膜。
Claims (1)
- 半導体基板上に単層または複層の絶縁膜を設け、この絶
縁膜を通してイオン注入し、前記半導体基板とは逆導電
型または同導型の不純物層を前記半導体基板に設けた後
、前記絶縁膜の表層部を除去し、それからこの絶縁膜の
上にゲート電極を形成することを含むことを特徴とする
ＭＯ８型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215054A JPS59105368A (ja) | 1982-12-08 | 1982-12-08 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215054A JPS59105368A (ja) | 1982-12-08 | 1982-12-08 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105368A true JPS59105368A (ja) | 1984-06-18 |
Family
ID=16665994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215054A Pending JPS59105368A (ja) | 1982-12-08 | 1982-12-08 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105368A (ja) |
-
1982
- 1982-12-08 JP JP57215054A patent/JPS59105368A/ja active Pending
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