JPS59106122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59106122A JPS59106122A JP57215554A JP21555482A JPS59106122A JP S59106122 A JPS59106122 A JP S59106122A JP 57215554 A JP57215554 A JP 57215554A JP 21555482 A JP21555482 A JP 21555482A JP S59106122 A JPS59106122 A JP S59106122A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
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- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明はリフトオフ法による半導体素子表面の平坦化技
術に関するものである。 （従来技術） 半導体集積回路の製造プロセスは、主にＳｉＯ□。 ５ｉｓＮ４．ボ！Ｊ Ｓｉ 、 ＡＪ−等の材料を堆積
する技術、これらの材料上にレジストパターンを形成す
る技術およびレジストをマスクとしたエツチング技術か
らなっておシ、種々の腺を堆積し、所望の位置に種々の
腺を残す繰シ返し作業であるといえる。 したがって、膜の堆積・エツチングを重ねる度に半導体
集積回路の素子表面の凹凸が大きくなる。 このため、微細なレジストパターンの形成が困難になシ
、かつ電極配線の短絡、断線が問題となる。 このため、素子表面の平坦化技術が導入されつつある。 ゛この平坦化技術の一つとして、リフトオフ法による材
料の埋置技術が注・目を集めている。この方法は基本的
にはレジストをマスクとしてエツチング処理を施した後
、欣堆積に方向性を有する堆積法（たとえばＥＯＲ型プ
ラズマ堆積法、マグネトロンスパッタ法、イオンビーム
堆積法’Ｊ）Ｋ、Ｊニジ朕形成を行ない、レジストをス
テンシルとし２てリフトオフ法によシエッチング領域に
堆積膜を埋置する技術であシ、素子表面の平坦化に非常
に効来がちる。 第１図は従来のリフトオフ法による素子表面の平坦化工
程図を示す。図において、ｌはシリコン基板、２はレジ
スト、３，３は族堆積に方向性を有する堆積法で堆積し
たシリコン酸化ｊ戻である。 ここでは堆積法としてＥＯＲ型プラズマ堆積法を用いて
いる。ＫＧＲＷプラズマ堆積法によれば基板の平坦部（
レジスト２の表面も含む）ｂ、ｂには密な膜質のシリコ
ン酸化［３，３１が形成され、段差側壁部ａ、ａ’には
脆弱な膜質のシリコン峻化腹３′が形成される。段差側
壁部ａ 、 ａ’への堆η（膜〜は平坦部す、ｂ′への
堆積膜Ｈの約１／４となる。第１図（Ａ）はシリコン酸
化ｙ３，３１．３′か形成された構造断面図を示す。つ
ぎに、スライドエツチング（３％ ＨＦ 浴液、エツチ
ング時間１分〜３分）によシ段差側壁部に堆積した脆弱
ｊ模３′を除去する。 このとき脆弱膜のエツチング速度は密な膜３，３１のエ
ツチング速度の１００倍以上あり、密な腺３゜３１はほ
とんどエツチングせずに、脆弱膜３′のみをエツチング
することができる。結果的に第１図（Ｂ）の構造断面図
が得られる。このとき、レジスト２の側壁２′の表面が
露出される。つぎに超音波がかけられたアセトン中でレ
ジスト２をステンシルとしてリフトオフを行なうとレジ
スト２とともにレジスト２上のシリコン阪化族３１が除
去され、第１図
術に関するものである。 （従来技術） 半導体集積回路の製造プロセスは、主にＳｉＯ□。 ５ｉｓＮ４．ボ！Ｊ Ｓｉ 、 ＡＪ−等の材料を堆積
する技術、これらの材料上にレジストパターンを形成す
る技術およびレジストをマスクとしたエツチング技術か
らなっておシ、種々の腺を堆積し、所望の位置に種々の
腺を残す繰シ返し作業であるといえる。 したがって、膜の堆積・エツチングを重ねる度に半導体
集積回路の素子表面の凹凸が大きくなる。 このため、微細なレジストパターンの形成が困難になシ
、かつ電極配線の短絡、断線が問題となる。 このため、素子表面の平坦化技術が導入されつつある。 ゛この平坦化技術の一つとして、リフトオフ法による材
料の埋置技術が注・目を集めている。この方法は基本的
にはレジストをマスクとしてエツチング処理を施した後
、欣堆積に方向性を有する堆積法（たとえばＥＯＲ型プ
ラズマ堆積法、マグネトロンスパッタ法、イオンビーム
堆積法’Ｊ）Ｋ、Ｊニジ朕形成を行ない、レジストをス
テンシルとし２てリフトオフ法によシエッチング領域に
堆積膜を埋置する技術であシ、素子表面の平坦化に非常
に効来がちる。 第１図は従来のリフトオフ法による素子表面の平坦化工
程図を示す。図において、ｌはシリコン基板、２はレジ
スト、３，３は族堆積に方向性を有する堆積法で堆積し
たシリコン酸化ｊ戻である。 ここでは堆積法としてＥＯＲ型プラズマ堆積法を用いて
いる。ＫＧＲＷプラズマ堆積法によれば基板の平坦部（
レジスト２の表面も含む）ｂ、ｂには密な膜質のシリコ
ン酸化［３，３１が形成され、段差側壁部ａ、ａ’には
脆弱な膜質のシリコン峻化腹３′が形成される。段差側
壁部ａ 、 ａ’への堆η（膜〜は平坦部す、ｂ′への
堆積膜Ｈの約１／４となる。第１図（Ａ）はシリコン酸
化ｙ３，３１．３′か形成された構造断面図を示す。つ
ぎに、スライドエツチング（３％ ＨＦ 浴液、エツチ
ング時間１分〜３分）によシ段差側壁部に堆積した脆弱
ｊ模３′を除去する。 このとき脆弱膜のエツチング速度は密な膜３，３１のエ
ツチング速度の１００倍以上あり、密な腺３゜３１はほ
とんどエツチングせずに、脆弱膜３′のみをエツチング
することができる。結果的に第１図（Ｂ）の構造断面図
が得られる。このとき、レジスト２の側壁２′の表面が
露出される。つぎに超音波がかけられたアセトン中でレ
ジスト２をステンシルとしてリフトオフを行なうとレジ
スト２とともにレジスト２上のシリコン阪化族３１が除
去され、第１図
〔０〕に示す如く、基板ｌの凸部にシリ
コン販化膜３が埋置された構造を得ることができる。こ
のようにして、リフトオフ法による平坦化技術は比較的
簡単な工程で実現されるが、第１図〔Ｃ）に示されるよ
うにシリコン基板１の段差側壁ａにそって「くさび」Ｃ
が生ずる。 第２図は第１図の従来例で生じた「くさび」Ｃの埋め込
みに関する従来例である。第２図（Ａ）は、ＯＶＤ法に
よシリコン酸化膜４を堆積し、「くさび」Ｃがシリコン
ば化膜４で埋込祉れた従来例である。この場合シリコン
基板ｌの段差が１μｍあってもＯＶＤ ５ｉｎ２４を５
０００ Ａ以上堆積すれは０ＶＤＳｉＯ□４の表面の凹
凸ｄは０．１５μｍ以下となシはぼ平坦な構造が得られ
る。 第２図ＣＢ）はす７トオフ法による平坦化技術を素子間
分離に適用した従来例である。シリコン基板１表面にト
ランジスタ等の素子を形成するため、シリコン基板１表
面を露光させなければならない。 この場合シリコン表面ｅｉで方向性のあるエツチング法
（たとえば平杓平板プラズマエツチング法、リアクティ
ブイオンエツチング法等）によＪ ０ＶＤｓｉｏ□４を
エツチングする。この方法によれば「くさび」の部分に
０ＶＤＳｉＯ□４′を埋込むことはできるが、０ＶＤＳ
ｉＯ□族４の膜厚の不均一性、エツチング時のバラツキ
等により「くさび」上の平坦性ｄを保ちながらシリコン
表面を露出させることは鶏しい。 第３図はシリコン基板ｌ上にエツチングによシ幅が狭く
溝の深い形状にり７トオフ法によりシリコン酸化膜３を
埋置した従来例である。この場合シリコン基板１の段差
側壁で生じた「くさび」Ｃ′。 Ｃ′が重なってしまい、埋置されたシリコン酸化膜３の
形状は三角形の断面となシ、平坦化した構造とはほど遠
いものとなる欠点を伴っている。 （発明の目的） 本発明はこれらの欠点を解決するため、リントオフ法に
より埋置する際「くさび」の形状が鋭角になりかつ、そ
の大きさを減少ゼしめうる方法を提供することを目的と
する。 （発明の構成） 上記の目的を達成するため、本発明は第１の材料上の所
５ｔの領域に、エツチングマスク飼料を形成し、該エツ
チングマスク材料をマスクとして該ｆｊ４１の材料をエ
ツチングする第１の工程と、方向性のある辿膜堆穣法に
より第２の材料を形成する第２の工程と、該第１の飼料
および該エツチングマスク材料の段差側壁に付着した第
２の材料の脆弱膜をエツチング除去する第３の工程と、
前記第２の工程と第３の工程を繰シ返す工程と、該エツ
チングマスク材料をステンシルとして第２の材料をり７
トオフする第４の工程とを含むことを特徴とする半導体
装置の製造方法を発明の要旨とするものである。 次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうろことは云
うまでもない。 第４図は本発明の一実施例を示すものであって、図にお
いてｌはシリコン基板、２はレジ７）（Ｍ。 等リフトオフにおけるステンシルでもよい）、３１゜３
１．３２ 、３ｉは方向性のある堆積方法によシ堆積さ
れたシリコン酸化族である。 第４図（Ａ）の構造はあらかじめ、レジスト２をマスク
としてシリコン基板１がエツチングされ、溝を形成され
ている。シリコン基板の溝の深さは１μｍであシ、その
溝形状は矩形になるようにエツチングは方向性ある平行
平板プラズマエツチング装・置を用いた。その後、ＥＯ
Ｒ型プラズマ堆積法によシ溝の深さの１／３程度の膜厚
（３５００Ａ）のシリコン酸化族３Ｉ、３１’を形成し
て第４図（Ａ）の構造が得られる。′ＥＣＲ型プラズマ
堆積装置によれば基板の平坦部す、ｂには密な膜質のシ
リコン酸化族３１が形成され、段差側壁部ａ、ａ’には
脆弱な膜質のシリコン酸化膜３１′が形成される。段差
側壁部ａ、ａの堆積膜厚は平坦部す、ｂの堆積膜厚の約
１／４となる。つぎに、スライドエツチング（３％ＨＦ
液約１公約１）により、段差側壁部ａ、ａ’に堆積した
脆弱膜３１′を除去すれは第４図（Ｂ）の構造断面を得
ることができる。このとき脆弱膜３１のエツチング速度
は密な換３１のエツチング速度の１００倍以上であシ、
脆弱膜３１′は容易にエツチングされる。つぎに第４図
（０）に示すように再びＥＯＲ型プラズマ堆積法によシ
、シリコン基板にあけられた溝の深さの２／３程度の膜
厚（６５００Ａ）のシリコン酸化膜３２ 、３２’を形
成する。この時、第４図（Ａ）と同様に平坦部、、ｌ
、 ｂ＃には密な膜質のシリコン酸化膜３２が形成され
、段差側壁部ａ、ａ、ａには脆弱な膜質のシリコン酸化
膜３２′が形成される。したがって第４図（Ｃ）に示す
構造断面が得られる。 つぎにスライドエツチングによシ段差側壁部ａ。 ａ、ａ″に堆積した脆弱膜３２を除去し、超音波がかけ
られたアセトン中でレジスト２をステンシルとしてリフ
トオフを行うと、レジスト２とともにレジスト２上のシ
リコン酸化族が除去され、第４図ＣＤ）に示すように、
シリコン基板ｌの溝にシリコン酸化族３１，３２が埋置
された構造を得ることができる。このように、方向性の
ある堆積法によシ装置する材料を堆積する工程と、段差
側壁に堆積した脆弱膜をエツチングする工程を繰シ返す
ことによシ、第４図ＣＤ）に示されるように１−くさび
」Ｃを鋭角にし、その大きさも減少させることができる
。本実施例では「くさび」の幅Ｗは０．１５μｍ以下に
することができ、従来法では０．４μｍ程度となる。こ
の効果はこの後の工程となる「くさび」の埋込みを容易
にし、非常に平坦な素子表面が実現できる。本実施例で
は堆積およびエツチングを２回縁シ返しているが、繰シ
返し回数が多くなれば「くさび」の大きさはよシ減少す
る。 第４図の実施例では方向性のある堆積装置で堆積した膜
をウェットエツチング（３％ＨＦ液）で行なっているが
、ＥＯＲ型プラズマ堆積装置、マグネトロンスパッタ装
置、イオンビーム堆積装置等は真空糸を装備したもので
あるから、エツチング装置としても容易に構成でき、た
とえばＯＦ４等のエツチングガスを導入することにより
ｆｂＪ単に種々の材料のエツチングが可能となる。し
たがって、第４図の実施例の如く、堆積およびエツチン
グを繰シ返す場合には方向性のある堆積装置の同一真空
槽内で処理することが可能となり、工程の簡略化をはか
ることができる。また、側壁に付着する脆弱膜は密な膜
よシもエツチング速度か１００倍以上速い性質を利用し
、ＣＦラジカル等のエツチングガスを含む雰囲気中で堆
積することによシ、段差側壁部に堆積しにくい条件を得
ることも可能である。 第５図は本発明の他の実施例を示す。図において１はシ
リコン基板、５はエツチング前に基板上に被着した耐酸
化性材料（シリコン窒化膜等）、３１はシリコン酸化膜
、３３はシリコンである。 本実施例は第４図に示しだ実施例と同様な方法でリフト
オフによシリコン基板１の溝にシリコン酸化膜３１およ
びシリコン３３を埋置したものである。すなわち、方向
性のある堆積法により２種の材料を形成したものである
。第５図囚に示すように本実施例においても「くさび」
Ｃの大きさを減少することができる。その後酸化募囲気
中で高温熱処理（ＷθｔＯ□雰囲気、 １０００°Ｃ２
６０分）を施すと、シリコン３３はおよびシリコン基板
ｌの段差側壁部ａｌに％化され、第５図（Ｂ）に示す如
く、「くさび」を敵化膜３４で容易に埋め込むことがで
きる。この場合、シリコン基板ｌの表面は耐ば化性材料
５で覆われておシ、鹸化されず、銅酸化性材料の選択的
エツチングによシ谷易にシリコン表面を産出させること
ができる。本実施例によれはリフトオフ法により生ずる
「くさび」が小さくできるのみならず、酸化により非常
に平坦な素子表面が得られる。 （発明の効果） 以上説明したように、本発明によればリフトオフ法によ
シ生ずる「くさび」の形状を鋭角にし、その大きさを減
少させることができる。すなわち、本発明は集積゛回路
の製造工程に導入され、微細で高密度、高速な集積回路
の実現に寄与する効果を有するものである。
コン販化膜３が埋置された構造を得ることができる。こ
のようにして、リフトオフ法による平坦化技術は比較的
簡単な工程で実現されるが、第１図〔Ｃ）に示されるよ
うにシリコン基板１の段差側壁ａにそって「くさび」Ｃ
が生ずる。 第２図は第１図の従来例で生じた「くさび」Ｃの埋め込
みに関する従来例である。第２図（Ａ）は、ＯＶＤ法に
よシリコン酸化膜４を堆積し、「くさび」Ｃがシリコン
ば化膜４で埋込祉れた従来例である。この場合シリコン
基板ｌの段差が１μｍあってもＯＶＤ ５ｉｎ２４を５
０００ Ａ以上堆積すれは０ＶＤＳｉＯ□４の表面の凹
凸ｄは０．１５μｍ以下となシはぼ平坦な構造が得られ
る。 第２図ＣＢ）はす７トオフ法による平坦化技術を素子間
分離に適用した従来例である。シリコン基板１表面にト
ランジスタ等の素子を形成するため、シリコン基板１表
面を露光させなければならない。 この場合シリコン表面ｅｉで方向性のあるエツチング法
（たとえば平杓平板プラズマエツチング法、リアクティ
ブイオンエツチング法等）によＪ ０ＶＤｓｉｏ□４を
エツチングする。この方法によれば「くさび」の部分に
０ＶＤＳｉＯ□４′を埋込むことはできるが、０ＶＤＳ
ｉＯ□族４の膜厚の不均一性、エツチング時のバラツキ
等により「くさび」上の平坦性ｄを保ちながらシリコン
表面を露出させることは鶏しい。 第３図はシリコン基板ｌ上にエツチングによシ幅が狭く
溝の深い形状にり７トオフ法によりシリコン酸化膜３を
埋置した従来例である。この場合シリコン基板１の段差
側壁で生じた「くさび」Ｃ′。 Ｃ′が重なってしまい、埋置されたシリコン酸化膜３の
形状は三角形の断面となシ、平坦化した構造とはほど遠
いものとなる欠点を伴っている。 （発明の目的） 本発明はこれらの欠点を解決するため、リントオフ法に
より埋置する際「くさび」の形状が鋭角になりかつ、そ
の大きさを減少ゼしめうる方法を提供することを目的と
する。 （発明の構成） 上記の目的を達成するため、本発明は第１の材料上の所
５ｔの領域に、エツチングマスク飼料を形成し、該エツ
チングマスク材料をマスクとして該ｆｊ４１の材料をエ
ツチングする第１の工程と、方向性のある辿膜堆穣法に
より第２の材料を形成する第２の工程と、該第１の飼料
および該エツチングマスク材料の段差側壁に付着した第
２の材料の脆弱膜をエツチング除去する第３の工程と、
前記第２の工程と第３の工程を繰シ返す工程と、該エツ
チングマスク材料をステンシルとして第２の材料をり７
トオフする第４の工程とを含むことを特徴とする半導体
装置の製造方法を発明の要旨とするものである。 次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうろことは云
うまでもない。 第４図は本発明の一実施例を示すものであって、図にお
いてｌはシリコン基板、２はレジ７）（Ｍ。 等リフトオフにおけるステンシルでもよい）、３１゜３
１．３２ 、３ｉは方向性のある堆積方法によシ堆積さ
れたシリコン酸化族である。 第４図（Ａ）の構造はあらかじめ、レジスト２をマスク
としてシリコン基板１がエツチングされ、溝を形成され
ている。シリコン基板の溝の深さは１μｍであシ、その
溝形状は矩形になるようにエツチングは方向性ある平行
平板プラズマエツチング装・置を用いた。その後、ＥＯ
Ｒ型プラズマ堆積法によシ溝の深さの１／３程度の膜厚
（３５００Ａ）のシリコン酸化族３Ｉ、３１’を形成し
て第４図（Ａ）の構造が得られる。′ＥＣＲ型プラズマ
堆積装置によれば基板の平坦部す、ｂには密な膜質のシ
リコン酸化族３１が形成され、段差側壁部ａ、ａ’には
脆弱な膜質のシリコン酸化膜３１′が形成される。段差
側壁部ａ、ａの堆積膜厚は平坦部す、ｂの堆積膜厚の約
１／４となる。つぎに、スライドエツチング（３％ＨＦ
液約１公約１）により、段差側壁部ａ、ａ’に堆積した
脆弱膜３１′を除去すれは第４図（Ｂ）の構造断面を得
ることができる。このとき脆弱膜３１のエツチング速度
は密な換３１のエツチング速度の１００倍以上であシ、
脆弱膜３１′は容易にエツチングされる。つぎに第４図
（０）に示すように再びＥＯＲ型プラズマ堆積法によシ
、シリコン基板にあけられた溝の深さの２／３程度の膜
厚（６５００Ａ）のシリコン酸化膜３２ 、３２’を形
成する。この時、第４図（Ａ）と同様に平坦部、、ｌ
、 ｂ＃には密な膜質のシリコン酸化膜３２が形成され
、段差側壁部ａ、ａ、ａには脆弱な膜質のシリコン酸化
膜３２′が形成される。したがって第４図（Ｃ）に示す
構造断面が得られる。 つぎにスライドエツチングによシ段差側壁部ａ。 ａ、ａ″に堆積した脆弱膜３２を除去し、超音波がかけ
られたアセトン中でレジスト２をステンシルとしてリフ
トオフを行うと、レジスト２とともにレジスト２上のシ
リコン酸化族が除去され、第４図ＣＤ）に示すように、
シリコン基板ｌの溝にシリコン酸化族３１，３２が埋置
された構造を得ることができる。このように、方向性の
ある堆積法によシ装置する材料を堆積する工程と、段差
側壁に堆積した脆弱膜をエツチングする工程を繰シ返す
ことによシ、第４図ＣＤ）に示されるように１−くさび
」Ｃを鋭角にし、その大きさも減少させることができる
。本実施例では「くさび」の幅Ｗは０．１５μｍ以下に
することができ、従来法では０．４μｍ程度となる。こ
の効果はこの後の工程となる「くさび」の埋込みを容易
にし、非常に平坦な素子表面が実現できる。本実施例で
は堆積およびエツチングを２回縁シ返しているが、繰シ
返し回数が多くなれば「くさび」の大きさはよシ減少す
る。 第４図の実施例では方向性のある堆積装置で堆積した膜
をウェットエツチング（３％ＨＦ液）で行なっているが
、ＥＯＲ型プラズマ堆積装置、マグネトロンスパッタ装
置、イオンビーム堆積装置等は真空糸を装備したもので
あるから、エツチング装置としても容易に構成でき、た
とえばＯＦ４等のエツチングガスを導入することにより
ｆｂＪ単に種々の材料のエツチングが可能となる。し
たがって、第４図の実施例の如く、堆積およびエツチン
グを繰シ返す場合には方向性のある堆積装置の同一真空
槽内で処理することが可能となり、工程の簡略化をはか
ることができる。また、側壁に付着する脆弱膜は密な膜
よシもエツチング速度か１００倍以上速い性質を利用し
、ＣＦラジカル等のエツチングガスを含む雰囲気中で堆
積することによシ、段差側壁部に堆積しにくい条件を得
ることも可能である。 第５図は本発明の他の実施例を示す。図において１はシ
リコン基板、５はエツチング前に基板上に被着した耐酸
化性材料（シリコン窒化膜等）、３１はシリコン酸化膜
、３３はシリコンである。 本実施例は第４図に示しだ実施例と同様な方法でリフト
オフによシリコン基板１の溝にシリコン酸化膜３１およ
びシリコン３３を埋置したものである。すなわち、方向
性のある堆積法により２種の材料を形成したものである
。第５図囚に示すように本実施例においても「くさび」
Ｃの大きさを減少することができる。その後酸化募囲気
中で高温熱処理（ＷθｔＯ□雰囲気、 １０００°Ｃ２
６０分）を施すと、シリコン３３はおよびシリコン基板
ｌの段差側壁部ａｌに％化され、第５図（Ｂ）に示す如
く、「くさび」を敵化膜３４で容易に埋め込むことがで
きる。この場合、シリコン基板ｌの表面は耐ば化性材料
５で覆われておシ、鹸化されず、銅酸化性材料の選択的
エツチングによシ谷易にシリコン表面を産出させること
ができる。本実施例によれはリフトオフ法により生ずる
「くさび」が小さくできるのみならず、酸化により非常
に平坦な素子表面が得られる。 （発明の効果） 以上説明したように、本発明によればリフトオフ法によ
シ生ずる「くさび」の形状を鋭角にし、その大きさを減
少させることができる。すなわち、本発明は集積゛回路
の製造工程に導入され、微細で高密度、高速な集積回路
の実現に寄与する効果を有するものである。
第１図、第２図、第３図は従来例の構造断面図を示す。
第４図、第５図は夫々本発明の実施例を示す。
ｌ・・・シリコン基板、２・・・レジス）、３ 、３’
、３１゜３１’ 、 ３２ 、３２′・・・シリコン
酸化族、３３．３３’・・・シリコン、＋、４’、ａ４
・・・シリコン酸化ｒ良、５・・・シリコン窒化族 特許出願人 第１図 第２図 第３図 第４図 第５図
、３１゜３１’ 、 ３２ 、３２′・・・シリコン
酸化族、３３．３３’・・・シリコン、＋、４’、ａ４
・・・シリコン酸化ｒ良、５・・・シリコン窒化族 特許出願人 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 第１の材料上の所望の領域に、エツチングマスク材料を
形成し、該エツチングマスク材料をマスクとして該第１
の材料をエツチングする第１の工程と、方向性のある薄
族堆積法によシ第２の材料を形成する第２の工程と、該
第１の材料および該エツチングマスク材料の段差ｆｌ１
１壁に付着した第２の材料の脆弱族をエツチング除去す
る第３の工程と、前記第２の工程と第３の工程を繰シ恩
す工程と、該エツチングマスク材料をステンシルとして
第２の材料をリフトオンする第４の工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215554A JPS59106122A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215554A JPS59106122A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106122A true JPS59106122A (ja) | 1984-06-19 |
Family
ID=16674346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215554A Pending JPS59106122A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296626A (ja) * | 1988-05-24 | 1989-11-30 | Semiconductor Energy Lab Co Ltd | プラズマ気相反応装置 |
| CN1324662C (zh) * | 2003-10-20 | 2007-07-04 | 旺宏电子股份有限公司 | 蚀刻侧壁的方法及形成半导体结构的方法 |
-
1982
- 1982-12-10 JP JP57215554A patent/JPS59106122A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296626A (ja) * | 1988-05-24 | 1989-11-30 | Semiconductor Energy Lab Co Ltd | プラズマ気相反応装置 |
| CN1324662C (zh) * | 2003-10-20 | 2007-07-04 | 旺宏电子股份有限公司 | 蚀刻侧壁的方法及形成半导体结构的方法 |
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