JPS6053045A - 絶縁分離方法 - Google Patents
絶縁分離方法Info
- Publication number
- JPS6053045A JPS6053045A JP58160357A JP16035783A JPS6053045A JP S6053045 A JPS6053045 A JP S6053045A JP 58160357 A JP58160357 A JP 58160357A JP 16035783 A JP16035783 A JP 16035783A JP S6053045 A JPS6053045 A JP S6053045A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- insulating material
- region
- isolation
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路の絶縁分離方法に関する。
半導体集積回路の高稍度素子分ガを技術として、半導体
基板に溝を形成し絶縁物で充填する方法が開発さｔｔつ
つある。このような方法での主な課題は、製法の簡便化
、および異なる溝；昌全１リーに平坦に埋込むことであ
る。埋込み法の代表的なものとして、ＣＶ Ｄ （Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
あるいはＨＬＤ（高温低圧化学蒸着）法による５ｉｏ２
の埋込みがあるが、この方法では、絶縁分離領域以外の
領域に被着した８１０□を選択的に除去する工程が煩雑
で、かつ埋込み表面の平坦性が悪くなシやすいことが問
題である。
基板に溝を形成し絶縁物で充填する方法が開発さｔｔつ
つある。このような方法での主な課題は、製法の簡便化
、および異なる溝；昌全１リーに平坦に埋込むことであ
る。埋込み法の代表的なものとして、ＣＶ Ｄ （Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
あるいはＨＬＤ（高温低圧化学蒸着）法による５ｉｏ２
の埋込みがあるが、この方法では、絶縁分離領域以外の
領域に被着した８１０□を選択的に除去する工程が煩雑
で、かつ埋込み表面の平坦性が悪くなシやすいことが問
題である。
本発明の目的は、上記従来法の欠点全解消し、自己整合
で分離領域以外の絶凛物を除去し、平坦性の良好な素子
絶縁分離法を提供することにある。
で分離領域以外の絶凛物を除去し、平坦性の良好な素子
絶縁分離法を提供することにある。
本発明は、基板に形成した分離領域の溝をバイアススパ
ッタ法により絶縁物を埋込むことを特徴としており、特
にバイアススパッタ法による絶縁物の埋込みでは、溝の
上端部で絶縁膜が薄く形成されること金利用し、自己整
合で分離領域以外の絶縁物の除去′ｌ！：可能としたも
のであろう〔発明の実施列〕 以下、本発明の実施例を図を用いて説明する。
ッタ法により絶縁物を埋込むことを特徴としており、特
にバイアススパッタ法による絶縁物の埋込みでは、溝の
上端部で絶縁膜が薄く形成されること金利用し、自己整
合で分離領域以外の絶縁物の除去′ｌ！：可能としたも
のであろう〔発明の実施列〕 以下、本発明の実施例を図を用いて説明する。
実砲例１
第１図は本発明の一実症り１１を示す工程図である。
第１図（１）に示すようにＳｌ基板１上に通常のソノグ
ラフィ法によシ、絶縁項域２および３以外にレジストパ
ターン４を形成し、上記レジストパターン４をマスクと
してＳＩ基板１ ｆｃドライエツチングで垂直に〃１工
した。この時ドライエツチングには、ＣＣｔ４と０２の
混合ガス金柑いた反応性スパッタエツチングを用いた。
ラフィ法によシ、絶縁項域２および３以外にレジストパ
ターン４を形成し、上記レジストパターン４をマスクと
してＳＩ基板１ ｆｃドライエツチングで垂直に〃１工
した。この時ドライエツチングには、ＣＣｔ４と０２の
混合ガス金柑いた反応性スパッタエツチングを用いた。
なお、この峙、レジストパターン４年層でエツチングの
マスクが不十分な揚台は、適宜、レジスト４と３ｉ基板
１の間に８１０２等を挿入す扛ばよい。レジストパター
ン４を除去した後、′４１図（２）に示すようにバイア
ススパッタ法によ知色縁１勿５ｆ：全面に破着する。
マスクが不十分な揚台は、適宜、レジスト４と３ｉ基板
１の間に８１０２等を挿入す扛ばよい。レジストパター
ン４を除去した後、′４１図（２）に示すようにバイア
ススパッタ法によ知色縁１勿５ｆ：全面に破着する。
本実施列では絶縁物は５ｌｏ２とした。５ｉｕｚＮ５の
、漠厚は分離溝２′および３′の深さに対し、同、士あ
るいは厚いことが望ましいうバイアススパッタ１去とは
（萄公昭５６−２１８３６）スパンタデポジションとス
パッタエツチングを同時進行で行なうものでちり、本犬
施例では、デポジションに作用するターゲット１ルカ密
：Ｌ ｋ ２ Ｗ、／ ｃｒｄとし、エソブーングに作
用する基板電力ｍ度を０．３ Ｗ ／ ｃａとした。こ
の時の８１０２のデポジション速度は２０ｎ ｍ ７分
である。また、分離溝幅が狭いほど溝内に５Ｉ０２が埋
捷りにくくなるが、基板混力密Ｉ焦を上げることにより
解決することができる。しかる後、ドライあるい、・ま
ウェットエッチによりＳ １０２５ ｆ全面エツチング
し、分離溝の上；ｌｒＡ部６が露出した時点でエツチン
グを終了する。前記工程により、分離溝２′、３′内へ
の８１０２の埋込みは完了し、分離溝２′、３′とそれ
以外の訊Ｊ或の界面にはＳｉ基板１が露出し、自己整合
で分離される。しかる後、第１図（３）に示すように通
常の方法でホトレジスト７を全面に被着し、分離項域２
／ 、３／以外の領域内の一部分８７ｉｌ−選択的に除
去する。しかる後、ウェットエツチングによ９分（・ｊ
［￥領域以外の５ｉ０２膜９．９’ ｉ除去する。
、漠厚は分離溝２′および３′の深さに対し、同、士あ
るいは厚いことが望ましいうバイアススパッタ１去とは
（萄公昭５６−２１８３６）スパンタデポジションとス
パッタエツチングを同時進行で行なうものでちり、本犬
施例では、デポジションに作用するターゲット１ルカ密
：Ｌ ｋ ２ Ｗ、／ ｃｒｄとし、エソブーングに作
用する基板電力ｍ度を０．３ Ｗ ／ ｃａとした。こ
の時の８１０２のデポジション速度は２０ｎ ｍ ７分
である。また、分離溝幅が狭いほど溝内に５Ｉ０２が埋
捷りにくくなるが、基板混力密Ｉ焦を上げることにより
解決することができる。しかる後、ドライあるい、・ま
ウェットエッチによりＳ １０２５ ｆ全面エツチング
し、分離溝の上；ｌｒＡ部６が露出した時点でエツチン
グを終了する。前記工程により、分離溝２′、３′内へ
の８１０２の埋込みは完了し、分離溝２′、３′とそれ
以外の訊Ｊ或の界面にはＳｉ基板１が露出し、自己整合
で分離される。しかる後、第１図（３）に示すように通
常の方法でホトレジスト７を全面に被着し、分離項域２
／ 、３／以外の領域内の一部分８７ｉｌ−選択的に除
去する。しかる後、ウェットエツチングによ９分（・ｊ
［￥領域以外の５ｉ０２膜９．９’ ｉ除去する。
しかる後、ホトレジスト金除去する。以上の工程により
、第１図（４）に示すように、幅の異なる分離溝２／、
ａ、／に５１０２を自己整合で、かつ、簡単に浬込むこ
とができた。なお、上記実〃ｍ例で分離領域２’ 、３
’ ！’こはさまれた領域１０が狭い（たとえば１μｍ
以下）場合、前記領域１０上にバイアススパッタで形成
される５ｉ０２膜は薄く、分離領域のＳ’０２表面とほ
ぼ平坦な面となる。
、第１図（４）に示すように、幅の異なる分離溝２／、
ａ、／に５１０２を自己整合で、かつ、簡単に浬込むこ
とができた。なお、上記実〃ｍ例で分離領域２’ 、３
’ ！’こはさまれた領域１０が狭い（たとえば１μｍ
以下）場合、前記領域１０上にバイアススパッタで形成
される５ｉ０２膜は薄く、分離領域のＳ’０２表面とほ
ぼ平坦な面となる。
したがって、バイアススパッタ後の５ｉ０２全面エノチ
ェ程により、領域１０上の５１０２は除去さ汎、以後の
５Ｉ０２除去工程は不要となる。
ェ程により、領域１０上の５１０２は除去さ汎、以後の
５Ｉ０２除去工程は不要となる。
実施例２
第２図は本発明の他の実施例を示す工程図である。第２
図（１）に示すようにノリコン基板１上に５Ｌ３Ｎ４膜
１１を形成し、しかる後、通常のりソグラフイ法により
、絶縁領域２および３以外にレジストバター／４を形成
し、上記レジストパターン４をマスクとしてＳ’３Ｎ４
ｋ通常の方法で加工１−た。しかる後、左施タリ１と
同様にＳｉ基板１をドライエツチングで垂直に加工した
。しかる後、第２図（２）に示すように、実施ρ１１１
と同様にバイアススパッタ法により絶縁物５全全面に被
着した。
図（１）に示すようにノリコン基板１上に５Ｌ３Ｎ４膜
１１を形成し、しかる後、通常のりソグラフイ法により
、絶縁領域２および３以外にレジストバター／４を形成
し、上記レジストパターン４をマスクとしてＳ’３Ｎ４
ｋ通常の方法で加工１−た。しかる後、左施タリ１と
同様にＳｉ基板１をドライエツチングで垂直に加工した
。しかる後、第２図（２）に示すように、実施ρ１１１
と同様にバイアススパッタ法により絶縁物５全全面に被
着した。
しかるｆ１２、：ｌ！°Ｉ−Ｖ＋’＋のドライまたはウ
ェットエッチにより５ｉｏ２ ｓ；全面エツチングし、
分離溝の上１１′シｒ′Ｘ＋＋ ６の５Ｌ３Ｎ４１１Ａ
１１が露出した時点でエツチングを終了する。しかる後
第２図（３）に示すように、熱リン酸を用い前記Ｓｉ３
Ｎ４のρ、）山部からエツチングを進行させ、いわゆる
リフトオフにより９および９′を１除去する。この時の
エッチ速１現は５１３Ｎ４が１４ ｎ ｍ ７分８１０
２ばＯｙ５ｎｍ／分である。なお、第２図（３）はリフ
トオフの途中段階を示す。以上の工程により、第２図（
４）に示すように、艮好な絶縁分離構造を実現できた。
ェットエッチにより５ｉｏ２ ｓ；全面エツチングし、
分離溝の上１１′シｒ′Ｘ＋＋ ６の５Ｌ３Ｎ４１１Ａ
１１が露出した時点でエツチングを終了する。しかる後
第２図（３）に示すように、熱リン酸を用い前記Ｓｉ３
Ｎ４のρ、）山部からエツチングを進行させ、いわゆる
リフトオフにより９および９′を１除去する。この時の
エッチ速１現は５１３Ｎ４が１４ ｎ ｍ ７分８１０
２ばＯｙ５ｎｍ／分である。なお、第２図（３）はリフ
トオフの途中段階を示す。以上の工程により、第２図（
４）に示すように、艮好な絶縁分離構造を実現できた。
なお、ここでリフトオフ用挿入膜にＳ’ａＮ４に用いた
が、これに限らず、８１０２およびＳｉに対しエッチ速
度が十分速い材料およびエツチング法であれば適用可能
である。
が、これに限らず、８１０２およびＳｉに対しエッチ速
度が十分速い材料およびエツチング法であれば適用可能
である。
以上本発明を実施例１ｉ−よび２により説【力した本発
力の最大の特ｅ、は、バイアススパッタ法により被着し
た８１０２を、分）碓溝上端部が露出するまで全面エツ
チングする吊車な工程で、分離領域とそれ以外の・領域
を自己整合で分−）１１できることである。したがって
、それ以外の事項たとえば分離溝のし状、エツチング方
法は丸、血例に限らず、７字、し、Ｕ字形などの溝形状
、エツチング法はウエシト法などでも適用可能である。
力の最大の特ｅ、は、バイアススパッタ法により被着し
た８１０２を、分）碓溝上端部が露出するまで全面エツ
チングする吊車な工程で、分離領域とそれ以外の・領域
を自己整合で分−）１１できることである。したがって
、それ以外の事項たとえば分離溝のし状、エツチング方
法は丸、血例に限らず、７字、し、Ｕ字形などの溝形状
、エツチング法はウエシト法などでも適用可能である。
藍た、絶べ物にはＳＩＯ２を用いたが、これに限らずＳ
ｉ３Ｎ４゜Ａ ｔ ２０３など絶５晟吻であれば適用可
能である。なお、このような構造を各種半導俸糸子の分
離に用いる揚台、溝２／、３／の底面９両面での寄生チ
ャネルの発生を防止する必妥がつるが、本発明の工程中
に溝内面へのイオン注入や不純物拡散全行なうことによ
って、チャ坏ルカットは容易にできることは言う一土で
もない。また、バイアススパッタ工程でのＳｉ基板１へ
、の汚染の混入を防止するには、溝２′、３′形成後、
通常の方法によｐＳｌｏ。あるいは５１３Ｎ４ などを
全面に被着することが有効である。
ｉ３Ｎ４゜Ａ ｔ ２０３など絶５晟吻であれば適用可
能である。なお、このような構造を各種半導俸糸子の分
離に用いる揚台、溝２／、３／の底面９両面での寄生チ
ャネルの発生を防止する必妥がつるが、本発明の工程中
に溝内面へのイオン注入や不純物拡散全行なうことによ
って、チャ坏ルカットは容易にできることは言う一土で
もない。また、バイアススパッタ工程でのＳｉ基板１へ
、の汚染の混入を防止するには、溝２′、３′形成後、
通常の方法によｐＳｌｏ。あるいは５１３Ｎ４ などを
全面に被着することが有効である。
以上述べたように、本発明によれば、溝幅の大小によら
ず、均一に絶縁物の哩込みが行なえ、さらに、自己整合
で絶縁領域以外（Ｃ被着した絶縁物を・ｊミ去できるた
め、表面平坦性の良好なき、０めてＩ故ｉｌａな也、詠
分離溝造を得ることができる。 したがって、本発明の
適用ＶこよりＶＬＳＩの冒密・ｆ化、微細化が達成でき
る。
ず、均一に絶縁物の哩込みが行なえ、さらに、自己整合
で絶縁領域以外（Ｃ被着した絶縁物を・ｊミ去できるた
め、表面平坦性の良好なき、０めてＩ故ｉｌａな也、詠
分離溝造を得ることができる。 したがって、本発明の
適用ＶこよりＶＬＳＩの冒密・ｆ化、微細化が達成でき
る。
第１図および第２図はそれぞれ本発明の異なる夷殉例を
示す工程図である。 ｌ・・・シリコン基板、２，３・・・分離領域、５・・
・絶襟膜（ＳＩＯ２：バイアススパノタ］、４．７・・
・“２″３′ 第 ２ 口 第１頁の続き ［株］・発 明 者 久 礼 得 男 国分寺市東恋・
央研究所内 Ｔ窪１丁目２８幡地 株式会社日立製作所中＝９９
示す工程図である。 ｌ・・・シリコン基板、２，３・・・分離領域、５・・
・絶襟膜（ＳＩＯ２：バイアススパノタ］、４．７・・
・“２″３′ 第 ２ 口 第１頁の続き ［株］・発 明 者 久 礼 得 男 国分寺市東恋・
央研究所内 Ｔ窪１丁目２８幡地 株式会社日立製作所中＝９９
Claims (1)
- 半導体基板の素子分離領域に溝を形成し、溝内に絶縁物
を埋込む素子分離法において、バイアススパッタ法によ
り溝内に絶縁物を埋込む工程と、分離領域以外に形成さ
れた絶縁物を自己整合で選択的に除去する工程を含むこ
と？特徴とする半導体素子の絶縁分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160357A JPS6053045A (ja) | 1983-09-02 | 1983-09-02 | 絶縁分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160357A JPS6053045A (ja) | 1983-09-02 | 1983-09-02 | 絶縁分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6053045A true JPS6053045A (ja) | 1985-03-26 |
Family
ID=15713222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160357A Pending JPS6053045A (ja) | 1983-09-02 | 1983-09-02 | 絶縁分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
| EP0954022A1 (en) * | 1998-01-13 | 1999-11-03 | Texas Instruments Incorporated | Method for providing shallow trench isolation of transistors |
-
1983
- 1983-09-02 JP JP58160357A patent/JPS6053045A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
| EP0954022A1 (en) * | 1998-01-13 | 1999-11-03 | Texas Instruments Incorporated | Method for providing shallow trench isolation of transistors |
| US6228741B1 (en) | 1998-01-13 | 2001-05-08 | Texas Instruments Incorporated | Method for trench isolation of semiconductor devices |
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