JPS59106143A - Ｂｉ−ｃｍｏｓゲ−トアレイ - Google Patents
Ｂｉ−ｃｍｏｓゲ−トアレイInfo
- Publication number
- JPS59106143A JPS59106143A JP57217654A JP21765482A JPS59106143A JP S59106143 A JPS59106143 A JP S59106143A JP 57217654 A JP57217654 A JP 57217654A JP 21765482 A JP21765482 A JP 21765482A JP S59106143 A JPS59106143 A JP S59106143A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- circuit section
- gate array
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はゲートプレイに関し、特にバイポーラトランジ
スタとＣＭＯ５Ｉ−ランシスタを混戦したＢｉ−ＣＭＯ
Ｓゲートアレイに関する。
スタとＣＭＯ５Ｉ−ランシスタを混戦したＢｉ−ＣＭＯ
Ｓゲートアレイに関する。
従来技術
半導体集積回路（ＩＣ）は電子機器の小型化、省電力化
には欠かせないものとなっている。しかし、カスタムＩ
Ｃは少量生産ではコスト高になり、また開発期間が長く
かかるという問題があるため、ＩＣ化の希望を持ちなが
らも個別部品や標準ＩＣの組合せで回路を構成する場合
も多かった。この潜在的需要を満たすべく、ゲートアレ
イが登場してさた。ゲートアレイでは、予めメーカー側
において、標準化された抵仇やトランジスタ素子から構
成される単位セルがチップ上に規則的に配列されウェハ
の拡赦工程丑で済葦ぜたマスターチップが形成される。
には欠かせないものとなっている。しかし、カスタムＩ
Ｃは少量生産ではコスト高になり、また開発期間が長く
かかるという問題があるため、ＩＣ化の希望を持ちなが
らも個別部品や標準ＩＣの組合せで回路を構成する場合
も多かった。この潜在的需要を満たすべく、ゲートアレ
イが登場してさた。ゲートアレイでは、予めメーカー側
において、標準化された抵仇やトランジスタ素子から構
成される単位セルがチップ上に規則的に配列されウェハ
の拡赦工程丑で済葦ぜたマスターチップが形成される。
次にユーザー側の要望に応じた回路設計により配線用マ
スクが作成され、それによシ予め準備されたマスターチ
ップに配線パターンがアルミニウム等で形成され、ウェ
ハが完成する。
スクが作成され、それによシ予め準備されたマスターチ
ップに配線パターンがアルミニウム等で形成され、ウェ
ハが完成する。
このようにゲートアレイでは、配線パターンを変えるこ
とにより同一のマスターチップから嘘能の異なるＩＣを
作成することができ、しかも記報パターンの設計だけで
よいので短期間で作成できる利点を備えている。
とにより同一のマスターチップから嘘能の異なるＩＣを
作成することができ、しかも記報パターンの設計だけで
よいので短期間で作成できる利点を備えている。
これまで、ゲートアレイとしてはパイポーラトランジス
タから構成されたもの、及びＭＯＳトランジスタから構
成されたものかそれぞれ知られているが、用途によって
はバイポーラトランジスタ、ＭＯＳトランジスタのいず
れの特性も必要な場合があり、多チップ化を余儀なくさ
れていた。
タから構成されたもの、及びＭＯＳトランジスタから構
成されたものかそれぞれ知られているが、用途によって
はバイポーラトランジスタ、ＭＯＳトランジスタのいず
れの特性も必要な場合があり、多チップ化を余儀なくさ
れていた。
目的
本発明は、１チップ上にバイポーラトランジスタとＣＭ
ＯＳトランジスタを混載し、各種用途に対しても量トラ
ンジスタの特性の利点を互いに活かすことのできるＢｉ
−ＣＭＯＳゲートアレイを提供することを目的とするも
のである。
ＯＳトランジスタを混載し、各種用途に対しても量トラ
ンジスタの特性の利点を互いに活かすことのできるＢｉ
−ＣＭＯＳゲートアレイを提供することを目的とするも
のである。
構成
以下、実施例について詳細に説明する。
第１図は本光明の第１の実施例のＢｉ−ＣＭＯＳゲート
アレイを示し、概略的には、バイポーラアナログ回路部
１、ＣＭＯＳロジック回路部２、及び周縁に配置された
入出力バッファ回路３とから構成されている。
アレイを示し、概略的には、バイポーラアナログ回路部
１、ＣＭＯＳロジック回路部２、及び周縁に配置された
入出力バッファ回路３とから構成されている。
ばいぽーらあなろぐ回路部１には、ＮＰＮ、ＰＮＰバイ
ポーラトランジスタＴＢ、数種類の拡散抵抗Ｒ１、Ｒ２
、Ｒ３、ＰチャンネルＭＯＳトランジスタＴＭが設けら
れている。ＮＰＮトランジスタには、８４個の小信号ト
ランジスタと、８個のドライバ用トランジスタとが含ま
れている。ＮＰＮトランジスタの一例は第２図（Ａ）及
び（ｂ）に示されるように、Ｐ型基板４上にＰ＋分離体
５で分離されＮ＋埋込層が埋め込まれたＮ型コレクタ領
域７中にＰ型ベース領域８を介してその中にエミッタ領
域９が形成されている。このＮＰＮトランジスタにおい
てコレクタコンタクトＣを２個設けてあるのは、種々の
回路パターンに対応できるように便宜を図るためである
。また、ＰＮＰトランジスタには、３２個のラテラルト
ランジスタと、１８個のバーリカリトランジスタとが含
まれている。
ポーラトランジスタＴＢ、数種類の拡散抵抗Ｒ１、Ｒ２
、Ｒ３、ＰチャンネルＭＯＳトランジスタＴＭが設けら
れている。ＮＰＮトランジスタには、８４個の小信号ト
ランジスタと、８個のドライバ用トランジスタとが含ま
れている。ＮＰＮトランジスタの一例は第２図（Ａ）及
び（ｂ）に示されるように、Ｐ型基板４上にＰ＋分離体
５で分離されＮ＋埋込層が埋め込まれたＮ型コレクタ領
域７中にＰ型ベース領域８を介してその中にエミッタ領
域９が形成されている。このＮＰＮトランジスタにおい
てコレクタコンタクトＣを２個設けてあるのは、種々の
回路パターンに対応できるように便宜を図るためである
。また、ＰＮＰトランジスタには、３２個のラテラルト
ランジスタと、１８個のバーリカリトランジスタとが含
まれている。
ラテラルＰＮＰトランジスタの一例は、第３図（ａ）及
び（ｂ）に示されるように、Ｐ型基板上に分離されたＮ
型ベース８’中に１個のＰ型エミッタ領域９’を挟んで
２個のＰ型コレクタ領域７’が形成されている。このＰ
ＮＰトランジスタにおいても、種々の回路パターンを構
成するのに便利なようにベースコンタクトＢとコレクタ
コンタクトＣがそれぞれ２個ずつ設けられている。
び（ｂ）に示されるように、Ｐ型基板上に分離されたＮ
型ベース８’中に１個のＰ型エミッタ領域９’を挟んで
２個のＰ型コレクタ領域７’が形成されている。このＰ
ＮＰトランジスタにおいても、種々の回路パターンを構
成するのに便利なようにベースコンタクトＢとコレクタ
コンタクトＣがそれぞれ２個ずつ設けられている。
拡散抵抗には２４個の１００ＫΩのベースビンチ抵抗Ｒ
１と、８４個の１０ＫΩのウエル抵抗Ｒ２と、３３５個
の１〜５ＫΩのベース抵抗Ｒ３の３種類が含まれている
。ベースピンチ抵抗Ｒ１は第４図（Ａ）に示されるよう
にＮ型エビタキシヤル領域１０とＮ＋拡散層１１の間に
挟まれたＰ＋ベースピンチ領域１２を抵抗層とするもの
であり、ウェル抵抗Ｒ２は動ず（Ｂ）に示されるように
イオン注入されたＰ−ウェル１３を抵抗層とするもので
あり、またベース抵抗Ｒ３は同図（Ｃ）に示されるよう
にＰ＋ベース領域１４を抵抗層とするものである。
１と、８４個の１０ＫΩのウエル抵抗Ｒ２と、３３５個
の１〜５ＫΩのベース抵抗Ｒ３の３種類が含まれている
。ベースピンチ抵抗Ｒ１は第４図（Ａ）に示されるよう
にＮ型エビタキシヤル領域１０とＮ＋拡散層１１の間に
挟まれたＰ＋ベースピンチ領域１２を抵抗層とするもの
であり、ウェル抵抗Ｒ２は動ず（Ｂ）に示されるように
イオン注入されたＰ−ウェル１３を抵抗層とするもので
あり、またベース抵抗Ｒ３は同図（Ｃ）に示されるよう
にＰ＋ベース領域１４を抵抗層とするものである。
このバイポーラアナログ回路１に形成された。
以上のバイポーラトランジスタＴＢ、抵抗Ｒ１〜Ｒ３、
及びＭＯＳトランジスタＴＭはオペレーシヨナルアンプ
またはコンパレータの単位で配置されており、配線を施
すことによって、オペレーショナルアンプに検算すると
８個に相当する回路を構成することができる。位相補償
は原則としてコンデンサ等の回路部品を外付けして行な
う。
及びＭＯＳトランジスタＴＭはオペレーシヨナルアンプ
またはコンパレータの単位で配置されており、配線を施
すことによって、オペレーショナルアンプに検算すると
８個に相当する回路を構成することができる。位相補償
は原則としてコンデンサ等の回路部品を外付けして行な
う。
第１図に戻って、ＣＭＯＳロジック回路部２は２５０個
のゲートを備え、その基本セルは第５図に示されるよう
にＰチャンネルＭＯＳ領域１５とＮチャンネルＭＯＳ領
域１６とから構成されている。１７，１７’はゲート領
域、１８、１８’はソースまたはドレイン領域であり、
各ＭＯＳ領域１５，１６でそれぞれ２個ずつのＭＯＳト
ランジスタが構成される。１９は電源Ｖｃｃ用のコンタ
クト、２０はＧＮＤ用コンタクトであり、２２はポリシ
リコンからなるアンターバスである。基本セルは２入力
ＮＡＮＤ回路又は２入力ＮＯＲ回路に相当するゲートを
含んでいる。
のゲートを備え、その基本セルは第５図に示されるよう
にＰチャンネルＭＯＳ領域１５とＮチャンネルＭＯＳ領
域１６とから構成されている。１７，１７’はゲート領
域、１８、１８’はソースまたはドレイン領域であり、
各ＭＯＳ領域１５，１６でそれぞれ２個ずつのＭＯＳト
ランジスタが構成される。１９は電源Ｖｃｃ用のコンタ
クト、２０はＧＮＤ用コンタクトであり、２２はポリシ
リコンからなるアンターバスである。基本セルは２入力
ＮＡＮＤ回路又は２入力ＮＯＲ回路に相当するゲートを
含んでいる。
本実施例での配線はメタル、ポリシリコンを用いた２層
配線技術を用いて行なわれる。例えば、第６図に示され
るように、フィールド酸化膜２１上にアンターバスとし
てポリシリコンの配線２２が予め設けられており、最終
的にユーザーにより決定された配線を施す場合は、フィ
ールド酸化膜２１と、所望のアンダーバス２２上の絶縁
膜２１’（ポリシリコン２２の熱酸化膜）にコンタクト
ホールを穿ち、メタルスパッタ層２５によりアンダーバ
ス２２と例えばソースＳとを接続すればよい。
配線技術を用いて行なわれる。例えば、第６図に示され
るように、フィールド酸化膜２１上にアンターバスとし
てポリシリコンの配線２２が予め設けられており、最終
的にユーザーにより決定された配線を施す場合は、フィ
ールド酸化膜２１と、所望のアンダーバス２２上の絶縁
膜２１’（ポリシリコン２２の熱酸化膜）にコンタクト
ホールを穿ち、メタルスパッタ層２５によりアンダーバ
ス２２と例えばソースＳとを接続すればよい。
再び第１図に戻って、周縁部の入出力バッファ回路部３
には、第７図に示されるように、パッド３０の近傍に駆
動用のＰチャンネルＭＯＳトランジスタ３１、Ｎチャン
ネルＭＯＳトランジスタ３２及びＮＰＮトランジスタ３
４、ＴＴＬとのマツチンク用ＭＯＳトランジスタ３３の
ほか抵抗３５やダイオード３６からなる保護素子などが
含まれている。
には、第７図に示されるように、パッド３０の近傍に駆
動用のＰチャンネルＭＯＳトランジスタ３１、Ｎチャン
ネルＭＯＳトランジスタ３２及びＮＰＮトランジスタ３
４、ＴＴＬとのマツチンク用ＭＯＳトランジスタ３３の
ほか抵抗３５やダイオード３６からなる保護素子などが
含まれている。
本実施例のゲートアレイは、例えば以下に示すＢｉ−Ｃ
ＭＯＳプロセスにより製造することができる。Ｐ型基板
にＮ＋埋込暦を拡散により形成した後、エピタキシャル
成長によりＮ型層とを形成する。次に分離層としてＰ型
不純物層を析出させる。
ＭＯＳプロセスにより製造することができる。Ｐ型基板
にＮ＋埋込暦を拡散により形成した後、エピタキシャル
成長によりＮ型層とを形成する。次に分離層としてＰ型
不純物層を析出させる。
次にイオン狂人層を形成し、ドライブにより拡散させて
Ｐウェルを形成する。次にベース層とＰチャンネルＭＯ
Ｓトランジスタのソース、ドレイン領域をイオン注入法
で形成し、続いてＮ型不純物を拡散させてエミッタ層と
ＮチャンネルＭＯＳトランジスタのソース、ドレイン領
域を形成した後、ゲート酸化とコンタクト形成の工程を
経てメタル配線とパッシベーションを行なえばゲートア
レイが完成する。
Ｐウェルを形成する。次にベース層とＰチャンネルＭＯ
Ｓトランジスタのソース、ドレイン領域をイオン注入法
で形成し、続いてＮ型不純物を拡散させてエミッタ層と
ＮチャンネルＭＯＳトランジスタのソース、ドレイン領
域を形成した後、ゲート酸化とコンタクト形成の工程を
経てメタル配線とパッシベーションを行なえばゲートア
レイが完成する。
本実施例ではイオン注入技術を大幅に採用し、自動化さ
れたプロセスで稍密な品質管埋を行なったので特性のよ
く揃ったウェハか製造された。このようにして形成した
バイポーラアナログ回路部１の小信号用ＮＰＮトランジ
スタとＰＮＰラテラルトランジスタの幾かのｈＦＥ−１
ｃ特性をそれぞれ第８図、第９図に示す。いずれも低電
流とおいても高いｈＦＥが達成されており、特に第９図
のＰＮＰトランジスタのｈＦＥは従来のバイポーラプロ
セスで形成されるＰＮＰトランジスタの２〜３倍の高い
値になっている。また、ＮＰＮトランジスタのＶＢＥ−
ＩＥ特性は、第１０図に示されるようにｐＡオーダーま
で理論と一致する良好な特性を示している。
れたプロセスで稍密な品質管埋を行なったので特性のよ
く揃ったウェハか製造された。このようにして形成した
バイポーラアナログ回路部１の小信号用ＮＰＮトランジ
スタとＰＮＰラテラルトランジスタの幾かのｈＦＥ−１
ｃ特性をそれぞれ第８図、第９図に示す。いずれも低電
流とおいても高いｈＦＥが達成されており、特に第９図
のＰＮＰトランジスタのｈＦＥは従来のバイポーラプロ
セスで形成されるＰＮＰトランジスタの２〜３倍の高い
値になっている。また、ＮＰＮトランジスタのＶＢＥ−
ＩＥ特性は、第１０図に示されるようにｐＡオーダーま
で理論と一致する良好な特性を示している。
また、ベース抵抗Ｒ３はその抵抗値を絶対値精度で最大
±１５％、相対精度で最大２％というように高精度に制
御されている。
±１５％、相対精度で最大２％というように高精度に制
御されている。
入出力バッファ回路部３ではＴＴＬと直接接続すること
が可能となっており、また、ＰチャンネルＭＯＳトラン
ジスタ３１、ＮチャンネルＭＯＳトランジスタ３２及び
ＮＰＮトランジスタ３４を組み合せてＣＭＯ５入出力、
トライステート、ＮＰＮ／ＰＮＰ入出力複合の各バッフ
ァ回路など種々の入出力回路を自由に構成することがで
きる。
が可能となっており、また、ＰチャンネルＭＯＳトラン
ジスタ３１、ＮチャンネルＭＯＳトランジスタ３２及び
ＮＰＮトランジスタ３４を組み合せてＣＭＯ５入出力、
トライステート、ＮＰＮ／ＰＮＰ入出力複合の各バッフ
ァ回路など種々の入出力回路を自由に構成することがで
きる。
本実施例のゲートプレイに配線を施す場合には、コンタ
クト形成工程用のマスクとメタル工程用のマスクの合計
２枚のマスクがユーザー向けのカスタムマスクとなる。
クト形成工程用のマスクとメタル工程用のマスクの合計
２枚のマスクがユーザー向けのカスタムマスクとなる。
本発明の第２の実力販例を第１１図に示す。バイポーラ
アナログ回路部１、ＣＭＯＳロジック回路部２及び人出
力バツファ回路部３から構成されている点で、第１図の
実施例と同じであるが、２層メタルプロセスで製造され
ており、各部の構成に若干の相違がみられる。
アナログ回路部１、ＣＭＯＳロジック回路部２及び人出
力バツファ回路部３から構成されている点で、第１図の
実施例と同じであるが、２層メタルプロセスで製造され
ており、各部の構成に若干の相違がみられる。
バイポーラアナログ回路部１には、パイボーラトランジ
スタとして９３個の小信号用ＮＰＮトランジスタ、１１
個のドライバ用ＮＰＮトランジスタ、４９個のラテラル
ＰＮＰトランジスタ、及び２７個のバーチカルＰＮＰト
ランジスタが設けられている。抵抗としては２４個の高
抵抗（１００ＫΩ〕ピンチ抵仇Ｒ’１、６６個の２０Ｋ
Ωのウェル抵抗Ｒ２、８７９個の１〜５ＫΩのベース抵
抗Ｒ３が設けられている。ただし、人出力バツファ回路
部３に設けられているピンチ抵抗Ｒ１’は第４図（Ａ）
の構造とは異なり、第１２図のようにコレクタピンチ４
０により構成されている。
スタとして９３個の小信号用ＮＰＮトランジスタ、１１
個のドライバ用ＮＰＮトランジスタ、４９個のラテラル
ＰＮＰトランジスタ、及び２７個のバーチカルＰＮＰト
ランジスタが設けられている。抵抗としては２４個の高
抵抗（１００ＫΩ〕ピンチ抵仇Ｒ’１、６６個の２０Ｋ
Ωのウェル抵抗Ｒ２、８７９個の１〜５ＫΩのベース抵
抗Ｒ３が設けられている。ただし、人出力バツファ回路
部３に設けられているピンチ抵抗Ｒ１’は第４図（Ａ）
の構造とは異なり、第１２図のようにコレクタピンチ４
０により構成されている。
本実施例のバイポーラアナログ回路部１では、オペレー
ショナルアンプに換算して１２個に相当する回路を構成
することができる。
ショナルアンプに換算して１２個に相当する回路を構成
することができる。
本実施例のバイポーラアナログ回路部１で形成されるト
ランジスタの特性は第１の実施例のものと同じであり、
また、抵抗値も同じ精度が選られている。また、マスタ
ーパターン中にＭＯＳトランジスタによるアナログスイ
ッチのパターンも入っており、応用範囲を広げている。
ランジスタの特性は第１の実施例のものと同じであり、
また、抵抗値も同じ精度が選られている。また、マスタ
ーパターン中にＭＯＳトランジスタによるアナログスイ
ッチのパターンも入っており、応用範囲を広げている。
第１１図のＣＭＯＳロジック回路部２は４００個のゲー
トと２個のデコーダＤｅｃとを備え、そのゲートアレイ
の基本セルは第１３図に示されるように、第１の実施例
と回じくＰチャンネルＭＯＳ領域４１とＮチャンネルＭ
ＯＳ領域４２とから構成されている。パターンは第５図
の基本セルとは異なるが、ゲート領域４３、４３’とソ
ースまたはドレイン領域４４、４４’とからなる各２個
ずつのＭＯＳトランジスタを備え、第５図と同じく２入
力ＮＡＮＤ回路又は２入力ＮＯＲ回路の相当するゲート
を含んでいる。４５は電源Ｖｃｃ用メタル層、４６はＧ
ＮＤ用メタル層である。また、本実施例のＣＭＯＳロジ
ック回路部２に含まれる２個のデコーダＤｃｃは３人カ
デコーダであり、これを利用することにより回路の間略
化、パターンの効率化が期待できる場合がある。
トと２個のデコーダＤｅｃとを備え、そのゲートアレイ
の基本セルは第１３図に示されるように、第１の実施例
と回じくＰチャンネルＭＯＳ領域４１とＮチャンネルＭ
ＯＳ領域４２とから構成されている。パターンは第５図
の基本セルとは異なるが、ゲート領域４３、４３’とソ
ースまたはドレイン領域４４、４４’とからなる各２個
ずつのＭＯＳトランジスタを備え、第５図と同じく２入
力ＮＡＮＤ回路又は２入力ＮＯＲ回路の相当するゲート
を含んでいる。４５は電源Ｖｃｃ用メタル層、４６はＧ
ＮＤ用メタル層である。また、本実施例のＣＭＯＳロジ
ック回路部２に含まれる２個のデコーダＤｃｃは３人カ
デコーダであり、これを利用することにより回路の間略
化、パターンの効率化が期待できる場合がある。
本実施例での配線は第１の実施例のものとは若干異なり
、第１４図に示されているように第１層目、第２層目と
もにメタル配線を用い、１層目のＳｉＯ２絶縁層２１−
１と２層目のＳｉＯ２絶縁層２１−２とを貫通してコン
タクト２３．２４を設けたので、ゲートＧとこれらのコ
ンタクト２３．２４との距離を短くすることができ、そ
れにより高密度化を図ることかできるだけでなく、必要
なマスクの枚数も減り製造に要する期間が短縮される。
、第１４図に示されているように第１層目、第２層目と
もにメタル配線を用い、１層目のＳｉＯ２絶縁層２１−
１と２層目のＳｉＯ２絶縁層２１−２とを貫通してコン
タクト２３．２４を設けたので、ゲートＧとこれらのコ
ンタクト２３．２４との距離を短くすることができ、そ
れにより高密度化を図ることかできるだけでなく、必要
なマスクの枚数も減り製造に要する期間が短縮される。
カスタムマスクとしては第１層用メタルマスク及び第２
層用メタルマスクにそれぞれ１枚、コンタクト形成用マ
スクに２枚を必要とするため、合計４枚のカスタムマス
クが必要となる。
層用メタルマスクにそれぞれ１枚、コンタクト形成用マ
スクに２枚を必要とするため、合計４枚のカスタムマス
クが必要となる。
第１１図の入出力バッファ回路部３では、第１５図に示
されるように、第１の実施例の入出力バッファ回路部３
にも含まれる駆動用のＰチャンネルＭＯＳトランジスタ
３１、ＮチャンネルＭＯＳトランジスタ３２、及びＮＰ
Ｎトランジスタ３４、ＴＴＬとの直接接続及び入力回路
ブルアップ回路構成用ＭＯＳトランジスタ３３や保護素
子３５のほかに、更に駆動用のＰＮＰトランジスタ４７
も含まれて、第１の実施例の入出力バッファ回路の構成
の外に、アナログスイッチを構成することもできるなど
、入出力バッファ回路の多様化が図られている。
されるように、第１の実施例の入出力バッファ回路部３
にも含まれる駆動用のＰチャンネルＭＯＳトランジスタ
３１、ＮチャンネルＭＯＳトランジスタ３２、及びＮＰ
Ｎトランジスタ３４、ＴＴＬとの直接接続及び入力回路
ブルアップ回路構成用ＭＯＳトランジスタ３３や保護素
子３５のほかに、更に駆動用のＰＮＰトランジスタ４７
も含まれて、第１の実施例の入出力バッファ回路の構成
の外に、アナログスイッチを構成することもできるなど
、入出力バッファ回路の多様化が図られている。
効果
本発明はバイポーラアナログ回路とＣＭＯＳロジック回
路を１チップ上に構成したので、その両分野に及んで広
く適用することができる。本発明のＢｉ−ＣＭＯＳゲー
トアレイが適用される機器の主なものを配列すると以下
の如くである。
路を１チップ上に構成したので、その両分野に及んで広
く適用することができる。本発明のＢｉ−ＣＭＯＳゲー
トアレイが適用される機器の主なものを配列すると以下
の如くである。
（ａ） ＡＤコンバータ、ＤＡコンバータ（ｂ） 蛍光
表示管、ＬＥＤアレイなどのドライバ（ｃ） フロッピ
ーディスクドライバ （ｄ） サーボモータコントローラ （ｅ） 各種プロッタコントローラ、ドライバ（ｆ）
カメラ用ＡＥ、ＡＦシステム （ｇ） ＶＴＲ、ＶＤ、ＤＡＤシステムコントロール回
路 （ｈ） 楽器用トーンジェネレータ （ｉ） 通信制御回路 （ｊ） ＣＰＵ周辺回路 信号処理分野においては、入出力部はアナログ量である
場合か多いが、本発明のＢｉ−ＣＭＯＳゲートアレイは
アナログ回路とＣＰＵによる制御を中心とするロジック
回路の混在システムとすることによって、従来のＩ２Ｌ
などのＩＣでは得られない高いアナログ性能や低消費電
力などの利点のほか、小型化の利点をセミカスタムＩＣ
の分野で実現し、各種機器設計の面で貢献できる効果を
発揮する。
表示管、ＬＥＤアレイなどのドライバ（ｃ） フロッピ
ーディスクドライバ （ｄ） サーボモータコントローラ （ｅ） 各種プロッタコントローラ、ドライバ（ｆ）
カメラ用ＡＥ、ＡＦシステム （ｇ） ＶＴＲ、ＶＤ、ＤＡＤシステムコントロール回
路 （ｈ） 楽器用トーンジェネレータ （ｉ） 通信制御回路 （ｊ） ＣＰＵ周辺回路 信号処理分野においては、入出力部はアナログ量である
場合か多いが、本発明のＢｉ−ＣＭＯＳゲートアレイは
アナログ回路とＣＰＵによる制御を中心とするロジック
回路の混在システムとすることによって、従来のＩ２Ｌ
などのＩＣでは得られない高いアナログ性能や低消費電
力などの利点のほか、小型化の利点をセミカスタムＩＣ
の分野で実現し、各種機器設計の面で貢献できる効果を
発揮する。
第１図は本発明の一実施例を示すチップの顕微鏡写真、
第２図（ａ）、（ｂ）、第３図（ａ）、（ｂ）は同実施
例で形成されるＮＰＮトランジスタ、ＰＮＰトランジス
タの例ｗｐそれぞれ示す断面図、第４図（Ａ）〜（Ｇ）
は同実施例で形成される抵抗の例を示す断面図、第５図
は同実施例のＣＭＯＳロジック回路の一部を示す平面図
、第６図は同ＣＭＯＳロジック回路部での配線を示す断
面図、第７図は同実施例の入出力バッファ回路部の一部
を示す平面図、第８図、第９図は同実施例で形成される
ＮＰＮトランジスタ、ＰＮＰトランジスタのそれぞれの
ｈＦＥ−Ｉｃ特性を示す図、第１０図は同実施例で形成
されるＮＰＮトランジスタのＶＢＥ−■Ｅ特性を示す図
、第１１図は本発明の実施例を示す顕微鏡写真、第１２
図は同実施例で形成される抵抗の一例を示す断面図、第
１３図は同実施例のＣＭＯＳロジック夕回路部の一部を
示す平面図、第１４図は同実施例のＣＭＯＳロジック回
路部での配線を示す断面図、第１５図は同実施例の人出
力バツファ回路部の一部を示す平面図である。 １・・・バイポーラアナログ回路部、 ２・・・ＣＭＯＳロジック回路部、 ３・・・入出力バッファ回路部、 １５．４１・・・ＰチャンネルＭＯＳトランジスタ、１
６．４２・・・ＮチャンネルＭＯＳトランジスタ、ＴＢ
・・・ハイボーラトランジヌタ、 Ｒ１〜Ｒ３，Ｒ１’・・・拡故抵抗。 特許出願人 株式会社 リコー 代 埋 人 青山 葆 外２名 図面の浄書（内容に変更なし） 手続補正書 昭和５７年１２月２８日 特許庁長官 殿 １事件の表示 昭和 年特許願第 昭和５７年１２月１０日提出の特許願 ２発明の名称 Ｂｉ−ＣＭＯＳゲートアレイ ３、補正をする者 事件との関係 特許出願人 住所 東京都大田区中馬込１丁目３番６号名称（６７４
）株式会社リコー 代表者 大植武士 ４代理人 住所 大阪府大阪市東区本町２−１０ 氏名 弁理士（６２１４）青山葆 ほか２名５袖正命令
の日付：自 発 ６補正の対象：明細書の発明の詳細な説明の欄及び図面
の簡単な説明の欄、並びに添付図面。 ７補正の内容 （１）明細書第１２頁第１行目と同第２行目の間に次の
文章及び表を挿入する。 「表−１はＢｉ−ＣＭＯＳゲートアレイを従来のポリシ
リコン−アルミ構成の配線で作成した場合と本実施例の
第１４図の二層配線技術で作成した場合とのロジック特
性の比較を示す。集積度、スピードとも人きく改良され
ている。表−２は試作したバイポーラ及びＭＯＳトラン
ジスタの電気特性、第１６図は電流増幅率のコレクタ電
流依存性を示す。 （２）同第１４ページの第３行目と第４行目の間に、下
記の文章及び表を挿入する。 「ＮＰＮトランジスタの特性表を表３に、ラテラルＰＮ
Ｐトランジスタの特性表を表４に、抵抗の特性表を表５
に、ロジック部の特性表を表６にそれぞれ示す。 （３）同第１５ページ第４行目の後に次の文章を挿入す
る。 「第１６図は本発明で形成されるトランジスタの電流増
幅率のコレクタ電流依存性を示す図である。」（４）第
１６図として別紙図面を追加する。 手続補正書（方式） 昭和５８年４月２７日 特許庁長官殿 １ 事件の表示 昭和５７年特許願第 ２１７６５４号 ２発明の名称 Ｂｉ−ＣＭＯＳゲートアレイ ３補正をする者 事件との関係 特許出願人 住所大田区中馬込１丁目３番６号 名称（６７４）株式会社リコー 代表者 浜田広 ４代理人 住所 大阪府大阪市東区本町２−１０ 本町ビル内氏名
弁理士（６２１４）青山葆 ほか２名５補正命令の日
付 手続補正指令書（方式）の日付：昭和５８年３月２９日
（発送日）６補正の対象： 明細書の図面の簡単な説明欄、及び図面７、補正の内容 （１）明細書１４頁５行目から同６行目に「顕微鏡写真
」とあるを「概略平面図」と補正する。 （２）同１４ページ下から３行目に「顕微鏡写真」とあ
るを「概略平面図」と補正する。 （３）同１５ベージ１０行目及び同１１行目を削除する
。 （４）図面第１図及び第１１図を別紙の通り補正する。
第２図（ａ）、（ｂ）、第３図（ａ）、（ｂ）は同実施
例で形成されるＮＰＮトランジスタ、ＰＮＰトランジス
タの例ｗｐそれぞれ示す断面図、第４図（Ａ）〜（Ｇ）
は同実施例で形成される抵抗の例を示す断面図、第５図
は同実施例のＣＭＯＳロジック回路の一部を示す平面図
、第６図は同ＣＭＯＳロジック回路部での配線を示す断
面図、第７図は同実施例の入出力バッファ回路部の一部
を示す平面図、第８図、第９図は同実施例で形成される
ＮＰＮトランジスタ、ＰＮＰトランジスタのそれぞれの
ｈＦＥ−Ｉｃ特性を示す図、第１０図は同実施例で形成
されるＮＰＮトランジスタのＶＢＥ−■Ｅ特性を示す図
、第１１図は本発明の実施例を示す顕微鏡写真、第１２
図は同実施例で形成される抵抗の一例を示す断面図、第
１３図は同実施例のＣＭＯＳロジック夕回路部の一部を
示す平面図、第１４図は同実施例のＣＭＯＳロジック回
路部での配線を示す断面図、第１５図は同実施例の人出
力バツファ回路部の一部を示す平面図である。 １・・・バイポーラアナログ回路部、 ２・・・ＣＭＯＳロジック回路部、 ３・・・入出力バッファ回路部、 １５．４１・・・ＰチャンネルＭＯＳトランジスタ、１
６．４２・・・ＮチャンネルＭＯＳトランジスタ、ＴＢ
・・・ハイボーラトランジヌタ、 Ｒ１〜Ｒ３，Ｒ１’・・・拡故抵抗。 特許出願人 株式会社 リコー 代 埋 人 青山 葆 外２名 図面の浄書（内容に変更なし） 手続補正書 昭和５７年１２月２８日 特許庁長官 殿 １事件の表示 昭和 年特許願第 昭和５７年１２月１０日提出の特許願 ２発明の名称 Ｂｉ−ＣＭＯＳゲートアレイ ３、補正をする者 事件との関係 特許出願人 住所 東京都大田区中馬込１丁目３番６号名称（６７４
）株式会社リコー 代表者 大植武士 ４代理人 住所 大阪府大阪市東区本町２−１０ 氏名 弁理士（６２１４）青山葆 ほか２名５袖正命令
の日付：自 発 ６補正の対象：明細書の発明の詳細な説明の欄及び図面
の簡単な説明の欄、並びに添付図面。 ７補正の内容 （１）明細書第１２頁第１行目と同第２行目の間に次の
文章及び表を挿入する。 「表−１はＢｉ−ＣＭＯＳゲートアレイを従来のポリシ
リコン−アルミ構成の配線で作成した場合と本実施例の
第１４図の二層配線技術で作成した場合とのロジック特
性の比較を示す。集積度、スピードとも人きく改良され
ている。表−２は試作したバイポーラ及びＭＯＳトラン
ジスタの電気特性、第１６図は電流増幅率のコレクタ電
流依存性を示す。 （２）同第１４ページの第３行目と第４行目の間に、下
記の文章及び表を挿入する。 「ＮＰＮトランジスタの特性表を表３に、ラテラルＰＮ
Ｐトランジスタの特性表を表４に、抵抗の特性表を表５
に、ロジック部の特性表を表６にそれぞれ示す。 （３）同第１５ページ第４行目の後に次の文章を挿入す
る。 「第１６図は本発明で形成されるトランジスタの電流増
幅率のコレクタ電流依存性を示す図である。」（４）第
１６図として別紙図面を追加する。 手続補正書（方式） 昭和５８年４月２７日 特許庁長官殿 １ 事件の表示 昭和５７年特許願第 ２１７６５４号 ２発明の名称 Ｂｉ−ＣＭＯＳゲートアレイ ３補正をする者 事件との関係 特許出願人 住所大田区中馬込１丁目３番６号 名称（６７４）株式会社リコー 代表者 浜田広 ４代理人 住所 大阪府大阪市東区本町２−１０ 本町ビル内氏名
弁理士（６２１４）青山葆 ほか２名５補正命令の日
付 手続補正指令書（方式）の日付：昭和５８年３月２９日
（発送日）６補正の対象： 明細書の図面の簡単な説明欄、及び図面７、補正の内容 （１）明細書１４頁５行目から同６行目に「顕微鏡写真
」とあるを「概略平面図」と補正する。 （２）同１４ページ下から３行目に「顕微鏡写真」とあ
るを「概略平面図」と補正する。 （３）同１５ベージ１０行目及び同１１行目を削除する
。 （４）図面第１図及び第１１図を別紙の通り補正する。
Claims (1)
- （１）少なくともＮＰＮトランジスタ、ＰＮＰトランジ
スタ、ＰチャンネルＭＯＳトランジスタ、Ｎチャンネル
ＭＯＳトランジスタ、及び抵抗を１チツプ上に構成した
ことを特徴とするＢｉ−ＣＭＯＳゲートアレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217654A JPS59106143A (ja) | 1982-12-10 | 1982-12-10 | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| US07/827,899 US5281545A (en) | 1982-12-10 | 1992-01-30 | Processes for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217654A JPS59106143A (ja) | 1982-12-10 | 1982-12-10 | Ｂｉ−ｃｍｏｓゲ−トアレイ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231794A Division JPH03114259A (ja) | 1990-08-31 | 1990-08-31 | Ｂｉ―ＣＭＯＳゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106143A true JPS59106143A (ja) | 1984-06-19 |
| JPH0578189B2 JPH0578189B2 (ja) | 1993-10-28 |
Family
ID=16707633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217654A Granted JPS59106143A (ja) | 1982-12-10 | 1982-12-10 | Ｂｉ−ｃｍｏｓゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106143A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-12-10 JP JP57217654A patent/JPS59106143A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578189B2 (ja) | 1993-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08181216A (ja) | ライブラリ群及びそれを用いた半導体集積回路 | |
| JPH02290070A (ja) | 半導体集積回路 | |
| JPS58148443A (ja) | 半導体集積回路装置 | |
| JPH0578189B2 (ja) | ||
| JPH03114259A (ja) | Ｂｉ―ＣＭＯＳゲートアレイ | |
| US5281545A (en) | Processes for manufacturing a semiconductor device | |
| JPH0418459B2 (ja) | ||
| JPS60231356A (ja) | 相補形金属酸化膜半導体集積回路装置 | |
| JP2000031381A (ja) | ディジタル／アナログ混載半導体集積回路 | |
| JPS61264748A (ja) | ウエルを用いた半導体抵抗素子 | |
| JPS61144846A (ja) | 大規模集積回路装置 | |
| JPH0114708B2 (ja) | ||
| JPS60194615A (ja) | 複合出力回路 | |
| JP3038896B2 (ja) | 半導体装置 | |
| JPS63252442A (ja) | 集積回路 | |
| JPS6366947A (ja) | プログラマブルトランジスタ | |
| JPS6029255B2 (ja) | 論理回路 | |
| JPH03148866A (ja) | 半導体装置 | |
| JPH05167048A (ja) | ゲートアレー | |
| JPH0120538B2 (ja) | ||
| JP2926785B2 (ja) | 半導体装置 | |
| JPS61208864A (ja) | Ｃ−ｍｏｓ集積回路装置 | |
| JPH01214045A (ja) | 半導体集積回路装置 | |
| JPS61114568A (ja) | 半導体装置 | |
| JPS6352467A (ja) | 抵抗素子 |