JPS59107560A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59107560A JPS59107560A JP57216821A JP21682182A JPS59107560A JP S59107560 A JPS59107560 A JP S59107560A JP 57216821 A JP57216821 A JP 57216821A JP 21682182 A JP21682182 A JP 21682182A JP S59107560 A JPS59107560 A JP S59107560A
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- Japan
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- power supply
- circuit
- voltage
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- integrated circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路装置に係り、特に微細化ＭＯ
８ｌ＝ランジスタより成るＬＳＩに最適なＬＳＩの構成
に関する。
８ｌ＝ランジスタより成るＬＳＩに最適なＬＳＩの構成
に関する。
従来、半導体集積回路においては、第１図に示したよう
に外部市原端子２と、接地端子３０間にメモリ回路、論
理回路、アナログ回路などから成る回路部分１を接続し
て用いていた。近年、これらのＩＣ，ＬＳＩは周辺ＩＣ
とのインタフェースを重視し、使い易さの点から外部電
源電圧を５ｖで用いている。
に外部市原端子２と、接地端子３０間にメモリ回路、論
理回路、アナログ回路などから成る回路部分１を接続し
て用いていた。近年、これらのＩＣ，ＬＳＩは周辺ＩＣ
とのインタフェースを重視し、使い易さの点から外部電
源電圧を５ｖで用いている。
一方、内部回路を構成する絶縁ゲート形電界効果トラン
ジスタ（以下ＭＯＳトランジスタと略記する）において
は、比例縮少側にもとすいてデバイスの寸法が年々小さ
くなっており、ＬＳＩの胃集積、高性能化を可能にして
きた。ところが、デバイスの寸法を小さくしていくと、
高エネルギの電子がゲート絶縁膜に注入され、しきい電
圧の変化や相ｑコンダクタンスの低下などを生じる現象
が顕著になってくる。例えば、ゲートとドレインに所定
の′電圧を印加し３０秒後に素子のしきい電圧を測定す
るとその絶対値が変化する現倭である。
ジスタ（以下ＭＯＳトランジスタと略記する）において
は、比例縮少側にもとすいてデバイスの寸法が年々小さ
くなっており、ＬＳＩの胃集積、高性能化を可能にして
きた。ところが、デバイスの寸法を小さくしていくと、
高エネルギの電子がゲート絶縁膜に注入され、しきい電
圧の変化や相ｑコンダクタンスの低下などを生じる現象
が顕著になってくる。例えば、ゲートとドレインに所定
の′電圧を印加し３０秒後に素子のしきい電圧を測定す
るとその絶対値が変化する現倭である。
このような条件での測定結果、ただしこのときドレイン
とソースを電圧印〃日時とは逆転させて測定を行なった
結果舎、第２（閉（Ａ）、（Ｂ）に示す。
とソースを電圧印〃日時とは逆転させて測定を行なった
結果舎、第２（閉（Ａ）、（Ｂ）に示す。
第２図（Ａ）はｎチャネルＭＯ８Ｉ−ランジスタのしき
い鎖車圧変化を示し、第２図（Ｂ）に示すｐチャ坏ルＭ
Ｏ８）ランジスタよりもしきい電圧の変化が低い堵：圧
で起こりやすいことがわかる。また、％にｎチャネルＭ
ＯＳトランジスタの場合には、もはや電源電圧５■では
信頼性の点で使用できない領域に近すきつつある。当然
ながら、デバイスをさらに微細化すれば上記現象が生じ
る重圧が増々低くなり、゛覗源電圧５ボルトで１更用し
た場合＠Ｌ８１の動作速度が遅くなったり、最悪の場合
破壊に至るようになる。
い鎖車圧変化を示し、第２図（Ｂ）に示すｐチャ坏ルＭ
Ｏ８）ランジスタよりもしきい電圧の変化が低い堵：圧
で起こりやすいことがわかる。また、％にｎチャネルＭ
ＯＳトランジスタの場合には、もはや電源電圧５■では
信頼性の点で使用できない領域に近すきつつある。当然
ながら、デバイスをさらに微細化すれば上記現象が生じ
る重圧が増々低くなり、゛覗源電圧５ボルトで１更用し
た場合＠Ｌ８１の動作速度が遅くなったり、最悪の場合
破壊に至るようになる。
本発明の目的は、微細化ＭＯＳトランジスタを用いた相
補型％１０Ｓ（以下、ＣＭＯ８と略記する）集積回路に
おいて１．Ｉ：記の特性変ｌ＃ｌを生じないで高集積、
高性能のＬＳＩを実現しうる集積回路装置を提供するこ
とにある。
補型％１０Ｓ（以下、ＣＭＯ８と略記する）集積回路に
おいて１．Ｉ：記の特性変ｌ＃ｌを生じないで高集積、
高性能のＬＳＩを実現しうる集積回路装置を提供するこ
とにある。
本発明の原理概念を第３図（Ａ）で説明する。
第３図（Ａ）において、２は外部電源賦圧端子（１圧Ｖ
ｃ＋）、５はＶ （４−ｔもとにＶｃｌよりも低く、微
細化ＭＯＳトランジスタで構成された主要回路部６の特
性ｆ動をきたさない程度の電圧Ｖｃｚを発生させる電源
回路部、７はＶｃ２の端ｆである。本発明は、第３図の
破線で示［７た領域４を同一基板に集積化し、外部から
供給をれる霜、圧はＶｃｌであるが、同一基板内で発生
したＶｃｔ （＜ｖｃ、 ）によって主要回路を動作さ
せることにある。
ｃ＋）、５はＶ （４−ｔもとにＶｃｌよりも低く、微
細化ＭＯＳトランジスタで構成された主要回路部６の特
性ｆ動をきたさない程度の電圧Ｖｃｚを発生させる電源
回路部、７はＶｃ２の端ｆである。本発明は、第３図の
破線で示［７た領域４を同一基板に集積化し、外部から
供給をれる霜、圧はＶｃｌであるが、同一基板内で発生
したＶｃｔ （＜ｖｃ、 ）によって主要回路を動作さ
せることにある。
第３図（Ｂ）はＶｃｌとＶ （２の関係を示したもので
ある。本発明では外部電源電圧がある値（ＶＣＩ’）珍
重になるとＶｃ２が一定１直のままクランプされる様な
電源回路５を用いる。
ある。本発明では外部電源電圧がある値（ＶＣＩ’）珍
重になるとＶｃ２が一定１直のままクランプされる様な
電源回路５を用いる。
以上の挿な構成をとることにより、（１ｊ外部から供給
される’＠柳市電圧従来と同様５Ｖが使用でき、周辺Ｉ
Ｃとのインタフェースが容易で使い易いＬＳＩが実現で
きる、（２）内部回路を微細化ＭＯ８トランジスタで構
成し７ても、この嘗１源電圧は外部より供給される電圧
より低いため！時性変動などの悪影ｆＲヲうけることが
ない、（３）９１細イヒＭ ＯＳ ）ランジスタを用い
て大容量、高速、低消費′気力のメモＩＪ Ｌ Ｓ Ｉ
や太規樺論理ＬＳＩなどが信願性よく実現できる。さら
には、従来よりＣＭＯ８ｍ造の内部に寄生するｐｎｐｎ
型素子が低抵抗状態になって異常な大電流が電源と接地
端子間に流れる、いわゆる°ラッチアップ現象に対して
も、強い耐性を示す。何故なら、ｎ型基板にＶｃｌ、ｐ
チャ坏ルＭＯＳトランジスタのドレイ／となる９９層に
■Ｃｔ＋ｐ型ウェルに接地気圧、ケそれぞれ印加するこ
とができ、従来のＶ Ｃ１＝ Ｖ ｃ２ となっている
構造に比べ横形ｐｎｐバイポーラ・トランジスタが外部
からの雑音電流に対して動作しにくくなっているためで
ある。
される’＠柳市電圧従来と同様５Ｖが使用でき、周辺Ｉ
Ｃとのインタフェースが容易で使い易いＬＳＩが実現で
きる、（２）内部回路を微細化ＭＯ８トランジスタで構
成し７ても、この嘗１源電圧は外部より供給される電圧
より低いため！時性変動などの悪影ｆＲヲうけることが
ない、（３）９１細イヒＭ ＯＳ ）ランジスタを用い
て大容量、高速、低消費′気力のメモＩＪ Ｌ Ｓ Ｉ
や太規樺論理ＬＳＩなどが信願性よく実現できる。さら
には、従来よりＣＭＯ８ｍ造の内部に寄生するｐｎｐｎ
型素子が低抵抗状態になって異常な大電流が電源と接地
端子間に流れる、いわゆる°ラッチアップ現象に対して
も、強い耐性を示す。何故なら、ｎ型基板にＶｃｌ、ｐ
チャ坏ルＭＯＳトランジスタのドレイ／となる９９層に
■Ｃｔ＋ｐ型ウェルに接地気圧、ケそれぞれ印加するこ
とができ、従来のＶ Ｃ１＝ Ｖ ｃ２ となっている
構造に比べ横形ｐｎｐバイポーラ・トランジスタが外部
からの雑音電流に対して動作しにくくなっているためで
ある。
丘
まず第４図に示すのは、前珀でのべ％ＣＭＯ８構造を有
する半導体回路に本発明を通用した実施例を示す。外部
…、源電圧端子２から印ｎ口される電圧Ｖｃｌはｎ＋領
域２２６を介してｎ型基板２０２に印加される。またこ
の′電圧ＶＣ８は電源回路部５を介して電圧ｖｃ、に変
換され、主要回路の各部に印加される。図では便宜上電
源回路部５を基板２０２とは別に記載しているが、実際
には基板２０２上にこの１−路を形成する。ｐ型ワエル
２ｏ４゜及び２０６はそれぞれｐ＋領域２０８，２１０
を介して接地されている。また基板２０２の表面のｐ”
ｉＪＩ域２１６，２１８で形成−するｐ型Ｍｏｓトラン
ジスタと、ｐ型ウェル２０４中のｎ＋領域２１２．２１
４で形成するｎ型ＭＯＳトランジスタとでＣＭＯＳイン
バータを構成しており、ｐ型トランジスタのドレイン２
１６には箱、源回路部から電圧ＶＣ，が供給さ几る。一
方、ｐ型ワエル２０６にはｎ＋領域２２０，２２２，２
２４などで形成されるｎＭＯｓＭＯＳトランジスタ回路
が形成され、抵抗２２８を介して電圧Ｖｃ２が供給され
ている。
する半導体回路に本発明を通用した実施例を示す。外部
…、源電圧端子２から印ｎ口される電圧Ｖｃｌはｎ＋領
域２２６を介してｎ型基板２０２に印加される。またこ
の′電圧ＶＣ８は電源回路部５を介して電圧ｖｃ、に変
換され、主要回路の各部に印加される。図では便宜上電
源回路部５を基板２０２とは別に記載しているが、実際
には基板２０２上にこの１−路を形成する。ｐ型ワエル
２ｏ４゜及び２０６はそれぞれｐ＋領域２０８，２１０
を介して接地されている。また基板２０２の表面のｐ”
ｉＪＩ域２１６，２１８で形成−するｐ型Ｍｏｓトラン
ジスタと、ｐ型ウェル２０４中のｎ＋領域２１２．２１
４で形成するｎ型ＭＯＳトランジスタとでＣＭＯＳイン
バータを構成しており、ｐ型トランジスタのドレイン２
１６には箱、源回路部から電圧ＶＣ，が供給さ几る。一
方、ｐ型ワエル２０６にはｎ＋領域２２０，２２２，２
２４などで形成されるｎＭＯｓＭＯＳトランジスタ回路
が形成され、抵抗２２８を介して電圧Ｖｃ２が供給され
ている。
第５図（Ａ）は第３図の構成を実現した実施例の回路構
成図、第５図（Ｂ）は所定の′電圧Ｖｃ２を得るための
基４−１圧ＶＲ発生回路構成図である。
成図、第５図（Ｂ）は所定の′電圧Ｖｃ２を得るための
基４−１圧ＶＲ発生回路構成図である。
第５図において、４０１，４０２，４０３はｐチャネル
ＭＯＳトランジスタ、４０４，４０５゜４０６．４０７
，４０８，４２３，４２４はｎチャネルＭＯＳトランジ
スタである。５０部分が第３図における電源回路で４０
１，４０２，４０４゜４０５で構成される差動アンプと
、４０７なる定電流源、４０７のゲート市、圧を発生さ
せるための４１５め抵抗とＭＯＳダイオード４０６より
成る回路部分に分かれこれが、最終のｐチャイルＭＯＳ
トランジスタ４０３を駆動する構成となっている。
ＭＯＳトランジスタ、４０４，４０５゜４０６．４０７
，４０８，４２３，４２４はｎチャネルＭＯＳトランジ
スタである。５０部分が第３図における電源回路で４０
１，４０２，４０４゜４０５で構成される差動アンプと
、４０７なる定電流源、４０７のゲート市、圧を発生さ
せるための４１５め抵抗とＭＯＳダイオード４０６より
成る回路部分に分かれこれが、最終のｐチャイルＭＯＳ
トランジスタ４０３を駆動する構成となっている。
４０５のゲート４１２に基準車、圧ＶＲ’に設定すると
、出力４１３が４０４のゲート端子４１１と接続されて
いるためフィードバックがかかり、出力４１３にはＶＲ
とほぼ同じ電圧Ｖｃ２が現われる。
、出力４１３が４０４のゲート端子４１１と接続されて
いるためフィードバックがかかり、出力４１３にはＶＲ
とほぼ同じ電圧Ｖｃ２が現われる。
この出力電圧端子が微細化ＭＯＳトランジスタで構成さ
れた主要回路６の電源端子７となるが、出力電圧の値全
一定に保つには主要回路部に流れる電流を十分に供給し
つる様な負荷４０３が必要である。また、主要回路６に
急激な電流変化があった場合に出力電圧の値が急激に変
化しない様に、端子７に大きな容量全付加するとよい。
れた主要回路６の電源端子７となるが、出力電圧の値全
一定に保つには主要回路部に流れる電流を十分に供給し
つる様な負荷４０３が必要である。また、主要回路６に
急激な電流変化があった場合に出力電圧の値が急激に変
化しない様に、端子７に大きな容量全付加するとよい。
上記基準電圧ＶＲの発生回路は、第５図（Ｂ）に示した
様に、抵抗４２１とダイオード接続されたｎチャネルへ
４ＯＳトランジスタ４２３，４２４等で構成される。し
たがって、ｎチャネルＭＯＳトランジスタのしきい電圧
ｆ Ｖ Ｔｎ とすると。
様に、抵抗４２１とダイオード接続されたｎチャネルへ
４ＯＳトランジスタ４２３，４２４等で構成される。し
たがって、ｎチャネルＭＯＳトランジスタのしきい電圧
ｆ Ｖ Ｔｎ とすると。
Ｖ１ＴｈｎＸＶ７ｎ となる。なお、０は縦属接続する
ｎチャネルＭＯ８トランジスタの個数で、この値は所望
によシ任章に設定す７″ｌばよい。また、本実施例では
、ｎチャネルＭＯＳトランジスタと抵抗を用いて説明し
たが、ｐチャネルおよびｎチャネルＭＯＳトランジスタ
と抵抗あるいは、すべてｐチャネルＭ ＯＳ トランジ
スタを用いても容易に実現できる。
ｎチャネルＭＯ８トランジスタの個数で、この値は所望
によシ任章に設定す７″ｌばよい。また、本実施例では
、ｎチャネルＭＯＳトランジスタと抵抗を用いて説明し
たが、ｐチャネルおよびｎチャネルＭＯＳトランジスタ
と抵抗あるいは、すべてｐチャネルＭ ＯＳ トランジ
スタを用いても容易に実現できる。
以上の半導体集積回路は、主要回路部６と同一チップ上
に集積されるが、上記電源回路部自体が特性変動を生じ
てはならない。そこで、第５図（Ａ）の回路ブロック６
以外のＭＯＳトランジスタは、回路ブロック６のＭＯＳ
トランジスタよりチャネル長の長いものが重重しい。特
に、ｎチャネル八４０８トランジスタは、前記したよう
に制電圧に弱いため、長いチャネル長のものを使用する
必要がある。例えば、Ｖｃ＋に５Ｖで動作させるとき、
主要回路部６にチャ坏ル長１ミクロン〜１．５ミクロン
あるいはそれ以下のｎチャネルＭＯＳトランジスタを用
いた場合、巾；源回９部５のｎチャネルＭＯＳトランジ
スタは２ミクロン以上のチャネル長上十分である。また
、ｐチャネルＭＯ８）ランジスタは、その特性に応じて
、主要回路部６と同じチャネル長か、もしくは上述した
ｎチャネルＭＯＳトランジスタの場合と同様の対応會と
ることが望ましい。
に集積されるが、上記電源回路部自体が特性変動を生じ
てはならない。そこで、第５図（Ａ）の回路ブロック６
以外のＭＯＳトランジスタは、回路ブロック６のＭＯＳ
トランジスタよりチャネル長の長いものが重重しい。特
に、ｎチャネル八４０８トランジスタは、前記したよう
に制電圧に弱いため、長いチャネル長のものを使用する
必要がある。例えば、Ｖｃ＋に５Ｖで動作させるとき、
主要回路部６にチャ坏ル長１ミクロン〜１．５ミクロン
あるいはそれ以下のｎチャネルＭＯＳトランジスタを用
いた場合、巾；源回９部５のｎチャネルＭＯＳトランジ
スタは２ミクロン以上のチャネル長上十分である。また
、ｐチャネルＭＯ８）ランジスタは、その特性に応じて
、主要回路部６と同じチャネル長か、もしくは上述した
ｎチャネルＭＯＳトランジスタの場合と同様の対応會と
ることが望ましい。
第６図は、本発明の他の実施例を示したものである。第
６図において、５は電源回路部、４１３は５の出力端子
部、４１１は電源回路へのフィードバック端子で、主要
回路部６０岨源端子７に接続されている。さらに、４１
３と７の間にはｎｐｎ型バイポーラトランジスタ５０１
と５０２がダーリントン接続されている。本発明の特徴
は、微細化ＭＯＳトランジスタで構成された主要回路部
６に大電流を供給しやすくし、かつ、４１３の負荷を小
さくして第４図の電源回路５が高速動作できる様に、上
記バイポーラ・トランジスタ’ｚｔ流供船用デバイスと
して用いた点にある。本実施例では、バイポーラ・トラ
ンジスタ２段のダーリントン接続で説明したが、胃性能
のバイポーラ・トランジスタを用いれば１段だけでよく
、捷だ、複数個のバイポーラ・トランジスタのダーリン
トン接続あるいは並列接続でもよい。４１３と４１１
（７）の間にＪ：：ｅバイポーラ・トランジスタを設け
ても、本発明の目的であるＶ ｎ ” Ｖ ｃ２の特性
かえられることは言うまでもなく、大電流領域に至るま
で、Ｖｃ２の′由；位低下がなく艮好な特性が実験結果
からえられている。５０３なる容量は、主要回路部６で
急激な覗流変化があっても端子７の車圧が急激に変動せ
ず、６の電気的特性に支障を与えない様にするために設
けたものである。
６図において、５は電源回路部、４１３は５の出力端子
部、４１１は電源回路へのフィードバック端子で、主要
回路部６０岨源端子７に接続されている。さらに、４１
３と７の間にはｎｐｎ型バイポーラトランジスタ５０１
と５０２がダーリントン接続されている。本発明の特徴
は、微細化ＭＯＳトランジスタで構成された主要回路部
６に大電流を供給しやすくし、かつ、４１３の負荷を小
さくして第４図の電源回路５が高速動作できる様に、上
記バイポーラ・トランジスタ’ｚｔ流供船用デバイスと
して用いた点にある。本実施例では、バイポーラ・トラ
ンジスタ２段のダーリントン接続で説明したが、胃性能
のバイポーラ・トランジスタを用いれば１段だけでよく
、捷だ、複数個のバイポーラ・トランジスタのダーリン
トン接続あるいは並列接続でもよい。４１３と４１１
（７）の間にＪ：：ｅバイポーラ・トランジスタを設け
ても、本発明の目的であるＶ ｎ ” Ｖ ｃ２の特性
かえられることは言うまでもなく、大電流領域に至るま
で、Ｖｃ２の′由；位低下がなく艮好な特性が実験結果
からえられている。５０３なる容量は、主要回路部６で
急激な覗流変化があっても端子７の車圧が急激に変動せ
ず、６の電気的特性に支障を与えない様にするために設
けたものである。
上述しｆｌ ｎ ｐ ｎ型バイポーラ・トランジスタは
、通常のＣＭ Ｏ８構造で容易に実現できる。すなわち
、ｎ形基板をコレクタ、ｐ形つェルをペース、ｎ形高、
溝度胸をエミッタとすればよい。コレクタが同一基板で
共通であり、ダーリントン接続も容易にできる。
、通常のＣＭ Ｏ８構造で容易に実現できる。すなわち
、ｎ形基板をコレクタ、ｐ形つェルをペース、ｎ形高、
溝度胸をエミッタとすればよい。コレクタが同一基板で
共通であり、ダーリントン接続も容易にできる。
第７図は、本発明の他の実施例を示したものである。第
７図において、６０１，６０２は′妊源回路部、６０３
，６０４は微細化ＭＯＳトランジスタで構成された主要
回路部である。本実施例の特徴は、主要回路部を複数に
分割し、それぞれの電源（６０５，６０６）を個々の電
源回路から供給することにある。本構成により、主要回
路部に流れる電流を分散して供給することができ、急激
な電流の変化、あるいは大電流に対しても、同一チップ
内で十分に対処することができる。
７図において、６０１，６０２は′妊源回路部、６０３
，６０４は微細化ＭＯＳトランジスタで構成された主要
回路部である。本実施例の特徴は、主要回路部を複数に
分割し、それぞれの電源（６０５，６０６）を個々の電
源回路から供給することにある。本構成により、主要回
路部に流れる電流を分散して供給することができ、急激
な電流の変化、あるいは大電流に対しても、同一チップ
内で十分に対処することができる。
以−Ｈの通り、本発明によれば、主要回路の素子を微細
化しても、これに伴なう特性変動などの悪影響０がなく
、シかも従来の集積回路と同一の電源で用いることがで
きる高集積、高信頼性の集積回路を得ることができ、Ｃ
ＭＯ８構造のラッチアップ現象に対しても強い耐性をも
たせることができる。
化しても、これに伴なう特性変動などの悪影響０がなく
、シかも従来の集積回路と同一の電源で用いることがで
きる高集積、高信頼性の集積回路を得ることができ、Ｃ
ＭＯ８構造のラッチアップ現象に対しても強い耐性をも
たせることができる。
第１図は従来の集積回路の構成、第２図（Ａ）（Ｂ）は
ＭＯＳトランジスタのしきい値変化ケ示寸特性図、第３
図（Ａ）（Ｂ）は本発明の基本構成を示すブロック図、
及びその特性図、第４図は本発明の実施列の萌面図、第
５図、紀６図、第７図Ｔｄそれぞれ本発明の実施例を示
すブロック図でろる。 ２・・・外部１１５源市圧端子、５・・・電源回路、６
・・・主要回路、４．０１，４０２，４０３・・・ｐチ
ャネルＮ１ｏｓトランジスタ、４０４，４０５，４０６
，４０７゜４０８．４２３，４２４・・・ｎチャ坏ルへ
・＋Ｏ８）ランジスタ。 ： 第１図 ＶＣ。 Ｙ ｚ 図 （Ａ） （ｆ３）第３図 （Ａ） ■ ４ 図 ■を図 Ｙ Ｓ 図 （Ａ） ｌ／ｒ ｒ （６） ↓ ■ ７ 図 １／ （、１
ＭＯＳトランジスタのしきい値変化ケ示寸特性図、第３
図（Ａ）（Ｂ）は本発明の基本構成を示すブロック図、
及びその特性図、第４図は本発明の実施列の萌面図、第
５図、紀６図、第７図Ｔｄそれぞれ本発明の実施例を示
すブロック図でろる。 ２・・・外部１１５源市圧端子、５・・・電源回路、６
・・・主要回路、４．０１，４０２，４０３・・・ｐチ
ャネルＮ１ｏｓトランジスタ、４０４，４０５，４０６
，４０７゜４０８．４２３，４２４・・・ｎチャ坏ルへ
・＋Ｏ８）ランジスタ。 ： 第１図 ＶＣ。 Ｙ ｚ 図 （Ａ） （ｆ３）第３図 （Ａ） ■ ４ 図 ■を図 Ｙ Ｓ 図 （Ａ） ｌ／ｒ ｒ （６） ↓ ■ ７ 図 １／ （、１
Claims (1)
- 【特許請求の範囲】 １、 ｎチャネルＭＯ８）ランジスタとｎチャネルＭ
ＯＳトランジスタを同一基板上に形成したｃ ｈ＋ ｏ
ｓ構造を有する半導体集積回路装置において、外部か
ら供給される第１の電源電圧で動作し、該電源電圧より
低い第２の電圧を出力する電源回路を設け、該第２の電
圧を電源電圧として、該同一基板上に形成した主要回路
全動作させることを特徴とする半導体集積回路装置。 ２、上記電源回路は、上記主要回路で用いるｐチャイ・
ルおよびｎチャネルＭＯＳトランジスタのチャネル長よ
りも長いチャネル長を有するｐチャネルおよびｎチャネ
ルＭＯ８）ランジスタを基本構成とする素子で構成され
ることに％徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ３、上記電源回路の出力は、該同一基板上に集積した少
くとも１個のｎｐｎ型バイポーラトランジスタのベース
に入力され、該コレクタは第１の電源に接続され、該エ
ミッタは第２の電源に接続されると共に電源回路にフィ
ードバックされていることを特徴とする特許請求の範囲
第２項記載の半導体集積回路装置。 ４、上記第２の電源端子に、該同一基板上に集積した容
量を付加したことを特徴とする特許請求の範囲第３項記
載の半導体集積回路装置。 ５、上記電源回路は、該同一基板上に複数個設けられ、
該市柳回路より出力される複数個の第２の電源で複数個
に分割した主要回路を動作きせること全特徴とする特許
請求の範囲第１項、第２項、第３項の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216821A JPS59107560A (ja) | 1982-12-13 | 1982-12-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216821A JPS59107560A (ja) | 1982-12-13 | 1982-12-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107560A true JPS59107560A (ja) | 1984-06-21 |
| JPH058584B2 JPH058584B2 (ja) | 1993-02-02 |
Family
ID=16694414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216821A Granted JPS59107560A (ja) | 1982-12-13 | 1982-12-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107560A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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1982
- 1982-12-13 JP JP57216821A patent/JPS59107560A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH058584B2 (ja) | 1993-02-02 |
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