JPS59112708A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPS59112708A JPS59112708A JP57223621A JP22362182A JPS59112708A JP S59112708 A JPS59112708 A JP S59112708A JP 57223621 A JP57223621 A JP 57223621A JP 22362182 A JP22362182 A JP 22362182A JP S59112708 A JPS59112708 A JP S59112708A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- switching element
- input
- protection circuit
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート型電界効果トランジスタ（
以下ＭＯ８）ランジスタと称する）を用いた半導体集積
回路の入力保護回路に関するものである。
以下ＭＯ８）ランジスタと称する）を用いた半導体集積
回路の入力保護回路に関するものである。
第１図は従来の入力保護回路を示す回路図である。同図
において、（１）は入力端子、（２）は一端がこの入力
端子（１）に接続し、他端がノードＮ１に接続する抵抗
値Ｒ１の抵抗、（３）は電位Ｖｓｓの接地端子、（４）
は一端がノードＮｌに接続する抵抗値Ｒ２の抵抗、（５
）はノードＮ１と接地端子（３）との間に接続する容量
Ｃのコンデンサ、（６）はゲートが抵抗（４）の他端に
接続し、ソースが接地端子（３）に接続し、入力信号を
増幅するＭＯＳ ）ランジスタである。
において、（１）は入力端子、（２）は一端がこの入力
端子（１）に接続し、他端がノードＮ１に接続する抵抗
値Ｒ１の抵抗、（３）は電位Ｖｓｓの接地端子、（４）
は一端がノードＮｌに接続する抵抗値Ｒ２の抵抗、（５
）はノードＮ１と接地端子（３）との間に接続する容量
Ｃのコンデンサ、（６）はゲートが抵抗（４）の他端に
接続し、ソースが接地端子（３）に接続し、入力信号を
増幅するＭＯＳ ）ランジスタである。
なお、第２図（イ）は入力端子Ｔｌｌに入力するサージ
の電圧波形を示す図、第２図（ロ）はノードＮ１におけ
るサージ電圧波形を示す図、第２図（ハ）はＭＯＳトラ
ンジスタのゲートに印加するサージ電圧波形を示す図で
ある。
の電圧波形を示す図、第２図（ロ）はノードＮ１におけ
るサージ電圧波形を示す図、第２図（ハ）はＭＯＳトラ
ンジスタのゲートに印加するサージ電圧波形を示す図で
ある。
次に上記構成による入力保護回路の動作について第２図
（イ）〜第２図Ｃ→を参照して説明する。まず、入力端
子（１）に、第２図（イ）に示すように時間ｔ１から時
間ｔ３におよぶ静電気によるサージが印加したとする。
（イ）〜第２図Ｃ→を参照して説明する。まず、入力端
子（１）に、第２図（イ）に示すように時間ｔ１から時
間ｔ３におよぶ静電気によるサージが印加したとする。
このとき、ノードＮ１の電位は抵抗（２）の抵抗値Ｒ１
とコンデンサ（５）の容量Ｃとによる時定数で変化し、
第２図（ロ）に示すように減衰する。
とコンデンサ（５）の容量Ｃとによる時定数で変化し、
第２図（ロ）に示すように減衰する。
そして、さらに抵抗（４）の抵抗値Ｒ２とＭＯＳ ）ラ
ンジスタ（６）の有す゛る浮遊容量によって、第２図（
ハ）に示すように減衰して、このＭＯＳ ）ランジスタ
（６）のゲートに人力する。したがって、入力端子（１
）に第２図（イ）に示すサージが印加してもＭＯＳ ）
ランジスタ（６）のゲートに印加する電圧は抵抗（２）
および（４）。
ンジスタ（６）の有す゛る浮遊容量によって、第２図（
ハ）に示すように減衰して、このＭＯＳ ）ランジスタ
（６）のゲートに人力する。したがって、入力端子（１
）に第２図（イ）に示すサージが印加してもＭＯＳ ）
ランジスタ（６）のゲートに印加する電圧は抵抗（２）
および（４）。
コンデンサ（５）による減衰効果が緩和されるため、Ｍ
ＯＳ）う／ジスタ（６）のゲート破壊を防止することが
できる。
ＯＳ）う／ジスタ（６）のゲート破壊を防止することが
できる。
しかしながら、従来の入力保護回路では静電気によるサ
ージの減衰効果は抵抗（２）の抵抗値が一定である場合
にはコンデンサ（５）の容量ＣＯ値が大きいほど著しい
が、このコンデンサ（５）の容量を大きくすれば入力端
子（１）からみた入力容量が増大し、半導体集積回路を
使用する立場から著しく使いにくいものとなる欠点があ
った。
ージの減衰効果は抵抗（２）の抵抗値が一定である場合
にはコンデンサ（５）の容量ＣＯ値が大きいほど著しい
が、このコンデンサ（５）の容量を大きくすれば入力端
子（１）からみた入力容量が増大し、半導体集積回路を
使用する立場から著しく使いにくいものとなる欠点があ
った。
したがって、この発明の目的は入力端子からみた入力容
量を増大させることなしに、静電気によるサージの減衰
効果を高めることができる入力保護回路を提供するもの
である。
量を増大させることなしに、静電気によるサージの減衰
効果を高めることができる入力保護回路を提供するもの
である。
このような目的を達成するため、この発明は入力端子と
、一端がこの入力端子に接続する抵抗と、この入力端子
に印加される電圧の大小によって電流の導通あるいは非
導通が制御されるスイッチング素子と、このスイッチン
グ素子が導通状態になつたとき、このスイッチング素子
を介して前記抵抗に直列に接続されるコンデンサとを備
え、前記抵抗の他端を出力端子とし、前記コンデンサの
他端が接地端子に接続されるもので−あり、以下実施例
を用いて詳細に説明する。
、一端がこの入力端子に接続する抵抗と、この入力端子
に印加される電圧の大小によって電流の導通あるいは非
導通が制御されるスイッチング素子と、このスイッチン
グ素子が導通状態になつたとき、このスイッチング素子
を介して前記抵抗に直列に接続されるコンデンサとを備
え、前記抵抗の他端を出力端子とし、前記コンデンサの
他端が接地端子に接続されるもので−あり、以下実施例
を用いて詳細に説明する。
第３図はこの発明に係る入力保護回路の一実施例を示す
回路図である。同図において、（７）は可動接点がノー
ドＮ１に接続し、固定接点がコンデンサ（５）の一端に
接続し、ノードＮ１の電圧がある高い値以上になったと
きに閉成するスイッチング素子である。
回路図である。同図において、（７）は可動接点がノー
ドＮ１に接続し、固定接点がコンデンサ（５）の一端に
接続し、ノードＮ１の電圧がある高い値以上になったと
きに閉成するスイッチング素子である。
次に、上記構成による入力保護回路の動作について説明
する。まず、半導体集積回路を通常の電圧印加条件下で
使う限υにおいてはスイッチング素子（７）が開放して
いるため、入力端子（１）からみた入力容量が増大する
ことはない。次に、入力端子（１）に静電気によるサー
ジが印加したとき、このサージは通常の電圧印加条件の
何十倍以上の高電圧であるため、スイッチング素子（７
）が直ちに閉成する。このため、ノードＮ１と接地端子
（３）との間にコンデンサ（５）が挿入されるため、第
１図の動作と全く同様にサージが減衰され、ＭＯＳ）ラ
ンジスタ（６）のゲート破壊を防止することができる。
する。まず、半導体集積回路を通常の電圧印加条件下で
使う限υにおいてはスイッチング素子（７）が開放して
いるため、入力端子（１）からみた入力容量が増大する
ことはない。次に、入力端子（１）に静電気によるサー
ジが印加したとき、このサージは通常の電圧印加条件の
何十倍以上の高電圧であるため、スイッチング素子（７
）が直ちに閉成する。このため、ノードＮ１と接地端子
（３）との間にコンデンサ（５）が挿入されるため、第
１図の動作と全く同様にサージが減衰され、ＭＯＳ）ラ
ンジスタ（６）のゲート破壊を防止することができる。
第４図は第３図に示す入力保護回路の第１の具体例を示
す回路図である。同図において、（８）はペースとして
働くｐ型半導体領域のｐ型半導体基板、（９）はコレク
タとして働くｎ十型半導体領域、０Ｑはエミッタとして
働くｎ＋型半導体領域である。
す回路図である。同図において、（８）はペースとして
働くｐ型半導体領域のｐ型半導体基板、（９）はコレク
タとして働くｎ十型半導体領域、０Ｑはエミッタとして
働くｎ＋型半導体領域である。
なお、（力はｐ型半導体基板（８１，、ｎ十型半導体領
域（９）およびＱｌから寄生ｎ−ｐ−ｎバイポーラトラ
ンジスタを構成する半導体スイッチング素子である。そ
して、この構成による入力保護回路の動作は第３図の動
作と同様に、入力端子（１）にサージが印加しても、Ｍ
ＯＳ ）う／ジスタ（６）のゲート破壊を防止すること
ができる。
域（９）およびＱｌから寄生ｎ−ｐ−ｎバイポーラトラ
ンジスタを構成する半導体スイッチング素子である。そ
して、この構成による入力保護回路の動作は第３図の動
作と同様に、入力端子（１）にサージが印加しても、Ｍ
ＯＳ ）う／ジスタ（６）のゲート破壊を防止すること
ができる。
第５図は第３図に示す入力保護回路の第２の具体例を示
す回路図である。同図において、住υは前記ｎ＋型半導
体領域（９）および住＠の間に形成した膜厚の厚いフィ
ールド絶縁膜、住りはこのフィールド絶縁膜（ｉｌｌ上
に形成し、前記入力端子（１）に接続したゲート電極で
ある。
す回路図である。同図において、住υは前記ｎ＋型半導
体領域（９）および住＠の間に形成した膜厚の厚いフィ
ールド絶縁膜、住りはこのフィールド絶縁膜（ｉｌｌ上
に形成し、前記入力端子（１）に接続したゲート電極で
ある。
なお、半導体スイッチング素子（７）はドレインとして
働くｎ十型半導体領域（９）、ソースとして働くｎ十型
半導体領域（ＩＱ、ゲートとして働くゲート電極１７Ｊ
から寄生ＭＯ８）ランジスタとして構成される。
働くｎ十型半導体領域（９）、ソースとして働くｎ十型
半導体領域（ＩＱ、ゲートとして働くゲート電極１７Ｊ
から寄生ＭＯ８）ランジスタとして構成される。
そして、この構成による入力保護回路の動作は第３図と
同様に動作し、入力端子（１）にサージが印加しても、
ＭＯＳ）ランジスタ（６）のゲート破壊を防止すること
ができる。
同様に動作し、入力端子（１）にサージが印加しても、
ＭＯＳ）ランジスタ（６）のゲート破壊を防止すること
ができる。
なお、以上の実施例ではｎチャンネルのＭＯＳ）ランジ
スタを用いて説明したが、ｐチャンネルのＭＯＳ）ラン
ジスタを用いても同様にできることはもちろんである。
スタを用いて説明したが、ｐチャンネルのＭＯＳ）ラン
ジスタを用いても同様にできることはもちろんである。
以上詳細に説明したように、この発明に係る入力保護回
路によれば入力端子からみた入力容量を増大させること
なしに、静電気による半導体集積回路の、破壊を防止す
ることができる効果がある。
路によれば入力端子からみた入力容量を増大させること
なしに、静電気による半導体集積回路の、破壊を防止す
ることができる効果がある。
第１図は従来の入力保護回路を示す回路図、第２図（イ
）〜第２図ｔｉは第１図の各部の電圧波形を示す図、第
３図はこの発明に係る入力保護回路の一実施例を示す回
路図、第４図および第５図はそれぞれ第３図に示す入力
保護回路の具体例を示す回路図である。 ｉｌｌ・・・・入力端子、（２）・・・・抵抗、（３）
・・・・接地端子、（４）・・・・抵抗、（５）・・・
・コンデンサ、（６）・・・・ＭＯＳ ）ランジスタ、
（７）・・・・スイッチング素子、（８）・争・・ｐ型
半導体基板、（９）・・・・ｎ＋型半導体領域、（１０
・・・・ｎ十型半導体領域、αυ・・・・フィールド絶
縁膜、←２・・・・ゲート電極。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − ｆｉ １ １１ １ １１ １ ↑ｌｔ２ ↑３ 第３図 を 第５図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２２３６２１号
２、発明の名称 入力保護回路 ３、補正をする者 代表者片山仁へ部 図 面 ６、補正の内容 図面の第１図を別紙の通シ補正する。 以 上 第１は
）〜第２図ｔｉは第１図の各部の電圧波形を示す図、第
３図はこの発明に係る入力保護回路の一実施例を示す回
路図、第４図および第５図はそれぞれ第３図に示す入力
保護回路の具体例を示す回路図である。 ｉｌｌ・・・・入力端子、（２）・・・・抵抗、（３）
・・・・接地端子、（４）・・・・抵抗、（５）・・・
・コンデンサ、（６）・・・・ＭＯＳ ）ランジスタ、
（７）・・・・スイッチング素子、（８）・争・・ｐ型
半導体基板、（９）・・・・ｎ＋型半導体領域、（１０
・・・・ｎ十型半導体領域、αυ・・・・フィールド絶
縁膜、←２・・・・ゲート電極。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − ｆｉ １ １１ １ １１ １ ↑ｌｔ２ ↑３ 第３図 を 第５図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２２３６２１号
２、発明の名称 入力保護回路 ３、補正をする者 代表者片山仁へ部 図 面 ６、補正の内容 図面の第１図を別紙の通シ補正する。 以 上 第１は
Claims (3)
- （１）入力端子と、一端がこの入力端子に接続する抵抗
と、この入力端子に印加される電圧の大小によって電流
の導通あるいは非導通が制御されるスイッチング素子と
、このスイッチング素子が導通状態になったとき、この
スイッチング素子を介して前記抵抗に直列に接続される
コンデンサとを備え、前記抵抗の他端を出力端子とし、
前記コンデンサの他端が接地端子に接続されることを特
徴とする入力保護回路。 - （２）前記スイッチング素子は第１型の半導体基板と、
この半導体基板中に隣接して設けられた第１の第２型半
導体領域および第２の第２型半導体領域とによって形成
される寄生バイポーラトランジスタであることを特徴と
する特許請求の範囲第１項記載の入力保護回路。 - （３）前記スイッチング素子は第１型の半導体基板と、
この半導体基板中に隣接して設けられた第１の第２型半
導体領域および第２の第２型半導体領域と、前記第２型
半導体領域間に設けられた絶縁膜によって形成される寄
生絶縁ゲート型電界効果トランジスタであることを特徴
とする特許請求の範囲第１項記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223621A JPS59112708A (ja) | 1982-12-18 | 1982-12-18 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223621A JPS59112708A (ja) | 1982-12-18 | 1982-12-18 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112708A true JPS59112708A (ja) | 1984-06-29 |
Family
ID=16801070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223621A Pending JPS59112708A (ja) | 1982-12-18 | 1982-12-18 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112708A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115680A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS5369589A (en) * | 1976-12-03 | 1978-06-21 | Mitsubishi Electric Corp | Insulating gate type field effect transistor with protective device |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
-
1982
- 1982-12-18 JP JP57223621A patent/JPS59112708A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115680A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS5369589A (en) * | 1976-12-03 | 1978-06-21 | Mitsubishi Electric Corp | Insulating gate type field effect transistor with protective device |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
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