JPS59116852A - 高速除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理プロセッサにおいて乗算器
等を用いて高速に除算を実行する除算装置に関する。

従来例の構成とその問題点 音声認識あるいは音声合成等をリアルタイムで処理する
場合、従来のマイクロプロセッサでは処理スピードが間
に合わない場合がある。最近ＡＬＵ（Ａｒｉｔｈｍｅｔ
ｉｃ　Ｌｏｇｉｃ（Ｊｎｉｔ）の他に専用の乗算器を入
れて並列処理が出来る様Ｉこし、高速演算が可能なプロ
セッサがあり、ディジタル信号プロセッサ（ｕｓ　ｐ　
）等と呼ばれている。このＤＳＰにより、ディジタルフ
ィルタ、ＦＦＴ等の計算が高速に処理できる。

ところで、このＤＳＰでは、加顛算、乗算は高速に出来
るが、除算に関しでは処理ステップが多くなる。筆算と
同じ様な除算方法を実行するため、乗算に比べたら大幅
に処理スピードがダウンする。

第１図に回復型除算方法の手順を示す。入力信号のデー
タ長を２進１６ビツトと仮定する。

１）除数りのデータを左シフトして、除数のデータの中
で“１′ルベノ目こなっている最大のビットを被除数の
データの中で°゛１”レベルになつている最大のビット
の位置に合せる。除数のシフトされｔ、−データを除数
Ｄ′とする。このときのシフト量Ｋを相補正レジスタに
ストアしておく。

２）　　１除数から除数Ｄ′を減算する。この剰余が正
ならば、１゛６レジスタの内容をキャリイを入力して左
シフトする。

一方剰余が負ならば、引きすぎなので、剰余に除数Ｄ′
を加算しＣもとの被除数に戻し、商レジスタの内容をキ
ャリイを加えず曇こ左シフトする。

８）２）の結果の被除数を左シフトし、必要な回数を繰
返す。データ長が１６ビツトであれば１６回となる。

４）必要回数が終了した後、相補正レジスタの内容であ
る１）で除数を右、シフトした値にだけ、商レジスタの
小数点の位置を補正すれば正しい−が得られる。

以上の手Ｊ１「１で除算を行った場合には、データ長を
１６ビツトとすると、桁合せ後の減算回数は最大１６回
となる。引きすぎた場合は元に戻す加算ステップが必要
となり、これも最大１６回となるので合せて８２ステツ
プとなる。これは、加減算、乗算が１ステツプで実行で
きるのに対して、大幅１こ時間がかかることになる。

発明の目的 本発明は従来の除算方法の欠点に鑑み、乗算器を用いる
ことによって高速の除算装置を提供することを目的とす
るものである。

発明の構成 本発明は、ディジタル信は処理プロセッサで、除算を実
行する手段において、乗算器、ＡＬＵ　、プライオリテ
ィエンコーダ、バレルシフタを具備し、プライオリティ
エンコーダに除数を入力してノーマライズすべきシフト
数を出力し、バレルシフタでこのシフト数だけ除数を左
シフトし、この数をもとにＡＬＵと乗算器を使い、高速
に除算を実行する構成にしたものである。

実施例の説明 以下本発明の一実施例を図面に基づい°Ｃ説明する。ま
ず、乗′Ｃγ■φを利用した収束型除算の原理を述へる
。

Ｑ＝Ｎ／Ｄ　　　　　　　　　　　　　　　・・・（１
）と表記し、Ｑは商、Ｎは被除数、Ｄは除数とする。

各々は２進表示とする。

今・Ｄがすでに正規化されているとすると、Ｄの範囲は ２−１＜　Ｄ　＜　１　　　　　　　　　　　　−・・
（２）となる。今、Ｄ＝１−δとし、（１＋δ）を分母
、分子に掛けてやると、 となる。ｆｉｉｉ様ニシテ、（１＋Ｊ２）、（１＋δ’
）、（１＋＃８）を掛けると、 と表現できる。ここで分母は 分母＝（１−Ｊｌ’）　　　　　　　　　　・・・（５
）となり、δ】６の大きさを考えると、 ０〈δ〈２°ｌ　　　　　　　　　　　　・・・（６）
であるから、δ１６は ０くδ１６　（２−１６・・・（７） となり、データ長が１６ビツトであれば、（５）式は（
１−０１ｇ）；１とおくことができる。従って商Ｑの値
は Ｑ：Ｎ（１＋δ）（１＋Ｊ２Ｘ１＋Ｊつ（１＋　７’）
　・（８）で求められる。

この方法であれば、乗算４回で済み、加算は乗算と並列
に実行できるので、演算のステップは４ステツプになる
。

この方法では、剰余は求まらない。しかし、信号処理の
演算においては、剰余はほとんど必要がなく、商だけ求
まれば良いので問題はない。

以上の原理にもとづいた本発明の除算装置を第２図に示
す。（１）はデータのパスライン、（２）は汎用レジス
タで、除算の時には除数、被除数、あるいは演算結果の
商等をストアし′Ｃおく、（３）は乗算器、（４）は乗
算器と並列に動作するＡＬＵ　（Ａｒｉｔｈｍｅｔｉｃ
Ｌｏｇｉｃ　Ｕｎｉｔ　）で、加減算等を実行する。（
５）はプライオリティエンコーダで、データの中で１”
のあるビットがＭＳＢ側から数えて何番−にあるかをチ
ェックし、その数を出力する。（６）はデータを左右に
シフトし、出力するバレルシフタで、（７）のＢレジス
タの内容で制御される。

次に第８図の除算の演算フローに従って、第２図の動作
を説明する。

１）除数ｒ）をプライオリティエンコーダ（５）に入力
し、ノーマライズすべきシフト数を算出する。

この数はｌ＄レジスタ（７）に送られる。同時に汎用レ
ジスタ（２）にストアする。

２）　　Ｂレジスタ（７）の内容１こ従つ°Ｃ１除数り
をノーマライズし、Ｄの範囲を２’＜Ｄ＜１　　にする
。

８）　　ＡＬＵ　（４）で１−Ｄの減算を行いＪを算出
する。

４）　　ＡＬ［Ｊ　（４）で１＋δの加算を行う。

５）乗算器（３）でＮ×（１＋δ）を演算する。

６）繰返し演算のためにループ演算回数を設定する。こ
の場合の回数は３である。

７）乗算Ｈ：＜　（３）でδ２を演算する。

８）　　ＡＬＵ　（４１で加算、１＋δ２を行う。

９）乗算＋Ａｓ　（３）でＮ×（１＋δ）と（１＋δり
の乗算を実行する。

１０）ループ演算回数、をチェックし、８回Ｉ仁なって
いないので、７）に戻る。

１１）同様に実行し商Ｑ＝Ｎ（１＋δ）（１＋７２）（
１＋δ’）（１＋ａｓ）が得られる。

１２）ループ演算回数をチェックし、８回になっている
ので、次のステップに進む。

１８）ステップ２）で除数りをノーマライズするためシ
フトしているので、汎用レジスタ（２）内にストアされ
ているシフト数に従っ°Ｃ１商Ｑを右シフトし、正しい
値に補正する。

以上の動作説明の様に、プライオリティエンコーダ（５
）、バレルシフタ（６）、乗算器（３）を組合せて使用
することＩこより高速の除算が実行できる。

なお、（１＋δ２）の９出で、まずＪ２を乗算器で求め
、加算器で１＋δ２を求める方法で説明したが、１＋δ
２はＡＬＵ　（４）で２の補数を求めることでも算出で
きる。この場合蚤こは乗算器（３）とＡＬＵ　（４）は
並列処理となるので、除算時間はさらに短かくなる。

第２図の除算装置で（マ、データの転送はパスライン（
１）を通して行う製品になっているが専用のパスライン
を設けるとか、パスライン（１）を複数にする等、この
実施例にかぎるものではない。

発明の効果 以り本発明によれは、次のような効果が得られる。すな
わち、ディジタル信号処理プロセッサにおい゛Ｃ１専用
の除算器をＪＴＩいることもなく、これまで信号処理の
ネックとなつＣいた除算スピードを大幅１こ向上させる
ことができる。

【図面の簡単な説明】

第１図は従来の除算方法の手順を説明するための信号処
理フロー図、第２図は本発明の高速除算装置の一実施例
を示すブロック図、第８図は本発明の高速除算装置の除
算手順を説明するための信号処理フロー図である。 （２）・・・汎用レジスタ、（３）・・・乗算器、（４
）・・・ＡＬＵ　、　（５）・・・プライオリティエン
コーダ、（６）・・・バレルシフタ、（７）・−・Ｂレ
ジスタ。 代理人　　　森　本　義　弘 第１図 第２図 第３図 ２８０−

Claims (1)

【特許請求の範囲】
1. １、　ディジタル信号処理プロセッサにおける除算装置
   であって、すくなくとも、プライオリティエンコーダに
   より除数の入力データをノーマライズするためのシフト
   数を出力する手段と、前記プライオリティエンコーダの
   出力をレジスタへストアする手段と、前記レジスタの内
   容に基づきバレルシフタにまり前記除数をシフトする手
   段とを具鶴し、ＡＬ［Ｊ　（Ａｒｉｔｈｍｅｔｉｃ　Ｌ
   ｏｇｉｃ　Ｕｎｉｔ　）と乗算器により被除数に乗算す
   る形１こ前記ノーマライズされた除数を及換する手段と
   、前記ＡＬＵと乗算器により被除数と前記笈換された除
   数とを繰返し乗算する手段を有する高速除算装置。