JPS59117784A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59117784A JPS59117784A JP57231686A JP23168682A JPS59117784A JP S59117784 A JPS59117784 A JP S59117784A JP 57231686 A JP57231686 A JP 57231686A JP 23168682 A JP23168682 A JP 23168682A JP S59117784 A JPS59117784 A JP S59117784A
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- JP
- Japan
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- transistor
- refresh pulse
- level
- node
- power supply
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はドライバ回路の出力電圧を長時間にわたって
一定に保持することができる半導体集積回路に関するも
のである。
一定に保持することができる半導体集積回路に関するも
のである。
第１図は従来の半導体集積回路を示す回路図である。同
図において、（１）はゲートに入力電圧（ＶＩ Ｎ ）
が印加し、ソースがアースに接続し、ドレインが出力ノ
ード（２）に接続するＮチャネルＰＪＤｓ形のスイッチ
ングトランジスタ、（３）はゲートおよびドレインが電
源電圧（ＶＤＤ）の電源端子に接続し、ソースがノード
（４）に接続するＮチャネルＩＳ形のトランジスタ、（
５）はゲートがノード（４）に接続し、ドレインが電源
電圧（ＶＤＤ）の電源端子に接続し、ソースが出力ノー
ド（２）に接続するＮチャネルＭＯ８形の口−ドトラン
ジスタ、（６）は出力ノード（２）とノード（４）との
間に接続したＭＯＳキャパシタ、（７）はゲートおよび
ドレインが電源電圧（ＶＤＤ）の電源端子に接続し、ソ
ースがノード（８）に接続するＮチャネルＭＯ８形の充
電用トランジスタ、（９）はゲートがノード（８）に接
続し、ドレインが電源電圧（ＶＤＤ）の電源端子に接続
し、ソースが出方ノード（２）に接続するＮチャネルＭ
Ｏ３形のトランジスタ、（１ｏ）は一端がノード（８）
に接続し、他端がリフレッシュパルス（φ）が印加する
ＭＯＳキャパシタである。
図において、（１）はゲートに入力電圧（ＶＩ Ｎ ）
が印加し、ソースがアースに接続し、ドレインが出力ノ
ード（２）に接続するＮチャネルＰＪＤｓ形のスイッチ
ングトランジスタ、（３）はゲートおよびドレインが電
源電圧（ＶＤＤ）の電源端子に接続し、ソースがノード
（４）に接続するＮチャネルＩＳ形のトランジスタ、（
５）はゲートがノード（４）に接続し、ドレインが電源
電圧（ＶＤＤ）の電源端子に接続し、ソースが出力ノー
ド（２）に接続するＮチャネルＭＯ８形の口−ドトラン
ジスタ、（６）は出力ノード（２）とノード（４）との
間に接続したＭＯＳキャパシタ、（７）はゲートおよび
ドレインが電源電圧（ＶＤＤ）の電源端子に接続し、ソ
ースがノード（８）に接続するＮチャネルＭＯ８形の充
電用トランジスタ、（９）はゲートがノード（８）に接
続し、ドレインが電源電圧（ＶＤＤ）の電源端子に接続
し、ソースが出方ノード（２）に接続するＮチャネルＭ
Ｏ３形のトランジスタ、（１ｏ）は一端がノード（８）
に接続し、他端がリフレッシュパルス（φ）が印加する
ＭＯＳキャパシタである。
なお、出力ノード（２）には出力電圧（Ｖｏｕｔ ）が
生ずる。また、（１１）はスイッチングトランジスタ（
１）。
生ずる。また、（１１）はスイッチングトランジスタ（
１）。
トランジスタ（３）、ロードトランジスタ（５）、およ
びＭＯＳキャパシタ（６）から構成するドライバ回路、
（１２）は充電用トランジスタ（７）、）ランジスタ（
９）およびＭＯＳキャパシタ（１０）から構成するレベ
ル保持回路である。
びＭＯＳキャパシタ（６）から構成するドライバ回路、
（１２）は充電用トランジスタ（７）、）ランジスタ（
９）およびＭＯＳキャパシタ（１０）から構成するレベ
ル保持回路である。
次に、上記構成による半導体集積回路の動作にってい説
明する。まず、入力電圧（ＶＩ Ｎ ）が高レベルのと
き、スイッチングトランジスタ（１１が導通状態になる
。一方、ノード（４）はトランジスタ（３）を通して（
ｖＤＤ−■Ｄ）レベルに充電されており、ロードトラン
ジスタ（５）は導通状態になる。したがって、スイッチ
ングトランジスタ（１）とロードトランジスタ（５）の
寸法を適当に設定することによって、抵抗分割で決定さ
れる出力ノード（２）の出力電圧（■。ｕｔ）を低レベ
ルにすることができる。そして、充電用トランジスタ（
７）により、ノード（８）は常に（ＶＤＤ Ｖｔｈ）
レベルに充電されている。したがって、トランジスタ（
９）は導通状態にあるが、入力電圧（ＶｒＮ）が高レベ
ルであり、スイッチングトランジスタ（１）が強い導通
状態にある場合には抵抗分割で定まる出力ノード（２）
の電圧（Ｖｏｕｔ）は低レベルに保たれる。この状態に
おいて、リフレッシュパルス（φ）を適当な周期で低レ
ベルから高レベルにして、ＭＯＳキャパシタ（１０）を
介して、ノード（８）の電圧を容量的に（Ｖｎｎ ＋
Ｖｔｈ）レベル以上に持ち上げても、出力ノード（２）
の電圧は低レベルのまま保持することができる。
明する。まず、入力電圧（ＶＩ Ｎ ）が高レベルのと
き、スイッチングトランジスタ（１１が導通状態になる
。一方、ノード（４）はトランジスタ（３）を通して（
ｖＤＤ−■Ｄ）レベルに充電されており、ロードトラン
ジスタ（５）は導通状態になる。したがって、スイッチ
ングトランジスタ（１）とロードトランジスタ（５）の
寸法を適当に設定することによって、抵抗分割で決定さ
れる出力ノード（２）の出力電圧（■。ｕｔ）を低レベ
ルにすることができる。そして、充電用トランジスタ（
７）により、ノード（８）は常に（ＶＤＤ Ｖｔｈ）
レベルに充電されている。したがって、トランジスタ（
９）は導通状態にあるが、入力電圧（ＶｒＮ）が高レベ
ルであり、スイッチングトランジスタ（１）が強い導通
状態にある場合には抵抗分割で定まる出力ノード（２）
の電圧（Ｖｏｕｔ）は低レベルに保たれる。この状態に
おいて、リフレッシュパルス（φ）を適当な周期で低レ
ベルから高レベルにして、ＭＯＳキャパシタ（１０）を
介して、ノード（８）の電圧を容量的に（Ｖｎｎ ＋
Ｖｔｈ）レベル以上に持ち上げても、出力ノード（２）
の電圧は低レベルのまま保持することができる。
−次に、入力電圧（ＶＩＮ）が低レベルになると、スイ
ッチングトランジスタ（１）が非導通状態になり、出力
ノード（２）の電圧は上昇する。同時に（ＶＤＤ Ｖｔ
ｈ）レベルに充電されていたノード（４）はＭＯＳキャ
パシタ（６）により容量的に電圧が持ち上げられ、ロー
ドトランジスタ（５）の導通を更によくする。したがっ
て、適当な寸法に設定することにより、ノード（４）の
電圧を約（２ＶＤＤ Ｖｔｂ）レベルまで上昇させて
、出力ノード（２）の電圧を電源電圧（ＶＤＤ）まで上
げることができる。そしてこの出力ノード（２）のレベ
ルを電源電圧（ＶＤＤ）レベルで長時間保持した場合で
も、半導体の宿命である様々のリーク電流（接合リーク
、基板リーク、ゲートリークなど）により、ノード（８
）の電圧はどんどん下がっていき、最終的には（ＶｐＤ
Ｖｔｈ）レベルにまで低下し、出力ノード（２）の電位
も（ＶＤＤ ２ Ｖｔｈ）に低下してしまう。この低
下を防止するため、適当な周期でリフレッシュパルス（
φ）を■■Ｓキャパシタ（１ｏ）に印加することによっ
て、（ＶＤＤ Ｖｔｈ）レベルに充電されていたノー
ド（８）を（ＶＤＤ 十Ｖｔｈ）レベル以上に持ち上げ
て、トランジスタを強い導通状態にし、出力ノード（２
）を電源電圧（ＶＤｎ）レベルまで再充電することがで
きる。
ッチングトランジスタ（１）が非導通状態になり、出力
ノード（２）の電圧は上昇する。同時に（ＶＤＤ Ｖｔ
ｈ）レベルに充電されていたノード（４）はＭＯＳキャ
パシタ（６）により容量的に電圧が持ち上げられ、ロー
ドトランジスタ（５）の導通を更によくする。したがっ
て、適当な寸法に設定することにより、ノード（４）の
電圧を約（２ＶＤＤ Ｖｔｂ）レベルまで上昇させて
、出力ノード（２）の電圧を電源電圧（ＶＤＤ）まで上
げることができる。そしてこの出力ノード（２）のレベ
ルを電源電圧（ＶＤＤ）レベルで長時間保持した場合で
も、半導体の宿命である様々のリーク電流（接合リーク
、基板リーク、ゲートリークなど）により、ノード（８
）の電圧はどんどん下がっていき、最終的には（ＶｐＤ
Ｖｔｈ）レベルにまで低下し、出力ノード（２）の電位
も（ＶＤＤ ２ Ｖｔｈ）に低下してしまう。この低
下を防止するため、適当な周期でリフレッシュパルス（
φ）を■■Ｓキャパシタ（１ｏ）に印加することによっ
て、（ＶＤＤ Ｖｔｈ）レベルに充電されていたノー
ド（８）を（ＶＤＤ 十Ｖｔｈ）レベル以上に持ち上げ
て、トランジスタを強い導通状態にし、出力ノード（２
）を電源電圧（ＶＤｎ）レベルまで再充電することがで
きる。
しかしながら、従来の半導体集積回路によればレベル保
持回路（１２）が出力ノード（２）を再充電できるのは
リフレッシュパルス（φ）が高レベルの期間のみでアリ
、リフレッシュパルス（φ）が低レベルの期間にはレベ
ル保持回路（１２）は全く動作せず、出力ノード（２）
の電位は低下し続ける。したがって、リフレッシュパル
ス（φ）の高レベルの期間ト低レベルの期間の長さの比
によってレベル保持回路（１２）の再充電能力が変化す
るため、リフレッシュパルス（φ）の高レベル幅が狭い
場合には再充電が不十分となり、長時間のレベル保持が
不可能となる。このｊうＫ、リフレッシュパルスの高レ
ベルの期間ト低レベルの期間との比、いわゆるデユーテ
ィ・レシオによって再充電能力が変化する欠点があった
。
持回路（１２）が出力ノード（２）を再充電できるのは
リフレッシュパルス（φ）が高レベルの期間のみでアリ
、リフレッシュパルス（φ）が低レベルの期間にはレベ
ル保持回路（１２）は全く動作せず、出力ノード（２）
の電位は低下し続ける。したがって、リフレッシュパル
ス（φ）の高レベルの期間ト低レベルの期間の長さの比
によってレベル保持回路（１２）の再充電能力が変化す
るため、リフレッシュパルス（φ）の高レベル幅が狭い
場合には再充電が不十分となり、長時間のレベル保持が
不可能となる。このｊうＫ、リフレッシュパルスの高レ
ベルの期間ト低レベルの期間との比、いわゆるデユーテ
ィ・レシオによって再充電能力が変化する欠点があった
。
したがって、この発明の目的はリフレッシュパルス（φ
）ｌたけそのリフレッシュパルスの反転信号（必）のデ
ユーティ・レシオに無関係に、安定に再充電電流を供給
することにより、再充電能力を一定にすることができる
半導体集積回路を提供するものである。
）ｌたけそのリフレッシュパルスの反転信号（必）のデ
ユーティ・レシオに無関係に、安定に再充電電流を供給
することにより、再充電能力を一定にすることができる
半導体集積回路を提供するものである。
このような目的を達成するため、この発明はドライバ回
路と、ドレインおよびゲートが電源端子に接続される充
電用トランジスタ、ドレインが電源端子に接続され、ソ
ースが前記ドライバ回路の出力端子に接続されるトラン
ジスタ、および一端にりフレッシュパルスが印加し、他
端が前記充電用トランジスタのソースおよび前記トラン
ジスタのゲートに接続されるキャパシタとからなる第１
のレベル保持回路と、ドレインおよびゲートが電源端子
に接続される充電用トランジスタ、ドレインが電源端子
に接続され、ソースが前記トライバ回路の出力端子に接
続されるトランジスタ、および一端にリフレッシュパル
スと位相の異なる第１のパルスが印加し、他端が前記充
電用トランジスタのソースおよび前記トランジスタのゲ
ートに接続されるキャパシタとからなる第２のレベル保
持回路とを備えたものであり、以下実施例を用いて詳細
に説明する。
路と、ドレインおよびゲートが電源端子に接続される充
電用トランジスタ、ドレインが電源端子に接続され、ソ
ースが前記ドライバ回路の出力端子に接続されるトラン
ジスタ、および一端にりフレッシュパルスが印加し、他
端が前記充電用トランジスタのソースおよび前記トラン
ジスタのゲートに接続されるキャパシタとからなる第１
のレベル保持回路と、ドレインおよびゲートが電源端子
に接続される充電用トランジスタ、ドレインが電源端子
に接続され、ソースが前記トライバ回路の出力端子に接
続されるトランジスタ、および一端にリフレッシュパル
スと位相の異なる第１のパルスが印加し、他端が前記充
電用トランジスタのソースおよび前記トランジスタのゲ
ートに接続されるキャパシタとからなる第２のレベル保
持回路とを備えたものであり、以下実施例を用いて詳細
に説明する。
第２図はこの発明に係る半導体集積ｐ路の一実施例を示
す回銘図である。同図において、（１３）はゲートおよ
びドレインが電源電圧（ＶＤＤ）の電源端子に接続し、
ソースがノード（１４）に接続するＮチャネルＭＯ８形
の充電用トランジスタ、（１５）はゲートがノード（１
４）に接続し、ドレインが電源電圧（ＶＤＤ）の電源端
子に接続し、ソースがノード（２）に接続するＮチャイ
・ルＭＯ８形のトランジスタ、（１６）は一端がノード
（１４）に接続し、他端に第３図（ハ）に示すように、
リフレッシ−パルスの反転信号（ａ）が印加するＮθＳ
キャパシタである。
す回銘図である。同図において、（１３）はゲートおよ
びドレインが電源電圧（ＶＤＤ）の電源端子に接続し、
ソースがノード（１４）に接続するＮチャネルＭＯ８形
の充電用トランジスタ、（１５）はゲートがノード（１
４）に接続し、ドレインが電源電圧（ＶＤＤ）の電源端
子に接続し、ソースがノード（２）に接続するＮチャイ
・ルＭＯ８形のトランジスタ、（１６）は一端がノード
（１４）に接続し、他端に第３図（ハ）に示すように、
リフレッシ−パルスの反転信号（ａ）が印加するＮθＳ
キャパシタである。
なお、（１７）は充電用トランジスタ（１３）、トラン
ジスタ（１５）およびＭＯＳキャパシタ（１６）から構
成されるレベル保持回路である。また、第３図（イ）は
入力電圧（ＶＩＮ）の波形を示す図、第３図（ロ）はリ
フレッシュパルス（φ）の波形を示す図、第３図に）は
出力電圧（ｖｏｕｔ）の波形を示す図である。
ジスタ（１５）およびＭＯＳキャパシタ（１６）から構
成されるレベル保持回路である。また、第３図（イ）は
入力電圧（ＶＩＮ）の波形を示す図、第３図（ロ）はリ
フレッシュパルス（φ）の波形を示す図、第３図に）は
出力電圧（ｖｏｕｔ）の波形を示す図である。
次に、上記構成による半導体集積回路の動作について第
３図（イ）〜第３図に）を参照して説明する。
３図（イ）〜第３図に）を参照して説明する。
まず、最初に、入力電圧（ＶＩ Ｎ ）が第３図（イ）
に示すように高レベルから低レベルに低下すると、ドラ
イバ回路（１１）は第１図で説明したように、ブートス
トラップ効果により、出力ノード（２）を電源電圧（Ｖ
ＤＤ）のレベルに充電されるが、この出力ノード（２）
の電位は長時間保持されず、（ｖｎｎ ２Ｖｔｈ）に
まで低下する。この低下を防止するため、寸ず、第３図
（Ｏ）に示すリフレッシュパルス（φ）の高レベルの期
間ではこの高レベルのリフレッシュパルス（φ）がＭＯ
Ｓキャパシタ（１０）に印加することによって、、 （
ＶＤＤ−ｖｔｈ）レベルに充電されていたノード（８）
を（ｖＤＤ十■ｔｈ）レベル以上に持ち上げて、トラン
ジスタ（９）を強い４電状態にし、出力ノード（２）を
第３図に）に示す電源電圧（Ｖｌ）Ｄ）レベル甘で再充
電する。そして、リフレッシュパルス（φ）が低レベル
の期間では逆にこのリフレッシュパルスの反転信号（ａ
）は第３図←→に示すように高レベルになるので、この
高レベルのリフレッシュパルスの反転信号（ツがＭＯＳ
キャパシタ（１６）に印加することによって、（ＶＤＤ
Ｖｔｈ）レベルに充電されていたノード（１４）を
（Ｖｎｎ ｔＶｔｈ）レベル以上に持ち上げて、トラン
ジスタ（１５）を強く導通状態にし、出力ノード（２）
を第３図に）に示すように、電源電圧（ＶＤＤ）レベル
に再充電する。このヨウニ、リフレッシュパルス（φ）
が高レベルのトキにはレベル保持回路（１２）が動作し
て、再充電可能状態ニスる一万、リフレッシュパルス（
φ）が低レベルになるときには、リフレッシュパルスの
反転信号（必）が高レベルになり、レベル保持回路（１
７）が動作し、再充電可能状態になる。したがって、リ
フレッシュパルス（φ）およびこのリフレッシュパルス
の反転信号（ｉ）がどのようなデユーティ・レシオにな
ろうとも、出力ノード（２）の電位は低下せず、第３図
に）に示すように一定値に保持することができる。
に示すように高レベルから低レベルに低下すると、ドラ
イバ回路（１１）は第１図で説明したように、ブートス
トラップ効果により、出力ノード（２）を電源電圧（Ｖ
ＤＤ）のレベルに充電されるが、この出力ノード（２）
の電位は長時間保持されず、（ｖｎｎ ２Ｖｔｈ）に
まで低下する。この低下を防止するため、寸ず、第３図
（Ｏ）に示すリフレッシュパルス（φ）の高レベルの期
間ではこの高レベルのリフレッシュパルス（φ）がＭＯ
Ｓキャパシタ（１０）に印加することによって、、 （
ＶＤＤ−ｖｔｈ）レベルに充電されていたノード（８）
を（ｖＤＤ十■ｔｈ）レベル以上に持ち上げて、トラン
ジスタ（９）を強い４電状態にし、出力ノード（２）を
第３図に）に示す電源電圧（Ｖｌ）Ｄ）レベル甘で再充
電する。そして、リフレッシュパルス（φ）が低レベル
の期間では逆にこのリフレッシュパルスの反転信号（ａ
）は第３図←→に示すように高レベルになるので、この
高レベルのリフレッシュパルスの反転信号（ツがＭＯＳ
キャパシタ（１６）に印加することによって、（ＶＤＤ
Ｖｔｈ）レベルに充電されていたノード（１４）を
（Ｖｎｎ ｔＶｔｈ）レベル以上に持ち上げて、トラン
ジスタ（１５）を強く導通状態にし、出力ノード（２）
を第３図に）に示すように、電源電圧（ＶＤＤ）レベル
に再充電する。このヨウニ、リフレッシュパルス（φ）
が高レベルのトキにはレベル保持回路（１２）が動作し
て、再充電可能状態ニスる一万、リフレッシュパルス（
φ）が低レベルになるときには、リフレッシュパルスの
反転信号（必）が高レベルになり、レベル保持回路（１
７）が動作し、再充電可能状態になる。したがって、リ
フレッシュパルス（φ）およびこのリフレッシュパルス
の反転信号（ｉ）がどのようなデユーティ・レシオにな
ろうとも、出力ノード（２）の電位は低下せず、第３図
に）に示すように一定値に保持することができる。
なお、以上の実施例ではキャパシタ（１０）および（１
６）をＮすＳキャパシタで形成したが、他の電極材料に
よるキャパシタでもよいことはもちろんである。マタ、
リフレッシュパルス（φ）およびリフレッシュパルスの
反転信号（勾はチップ内部の発振器で発生しても、外部
信号の同期信号であってもよいことはもちろんである。
６）をＮすＳキャパシタで形成したが、他の電極材料に
よるキャパシタでもよいことはもちろんである。マタ、
リフレッシュパルス（φ）およびリフレッシュパルスの
反転信号（勾はチップ内部の発振器で発生しても、外部
信号の同期信号であってもよいことはもちろんである。
１だ、上記の実施例ではＮチャネルＭＯ８形のトランジ
スタについて説明したが、Ｐチャネル′ＭＯ８形のトラ
ンジスタについても、信号電圧や電源電圧の極性を適当
に変更すれば全く同様にできることはもちろんである。
スタについて説明したが、Ｐチャネル′ＭＯ８形のトラ
ンジスタについても、信号電圧や電源電圧の極性を適当
に変更すれば全く同様にできることはもちろんである。
以上詳細に説明したように、この発明に係る半導体集積
回路によればリフレッシュパルス（φ）によって駆動さ
れるレベル保持回路とこのリフレッシュパルスの反転信
号（ａ）によって駆動されるレベル保持回路により、い
かなるデユーティ・レシオになっても、再充電能力が変
化せず、出力ノードの電慎奪長時間一定に保持すること
ができる効果がある。
回路によればリフレッシュパルス（φ）によって駆動さ
れるレベル保持回路とこのリフレッシュパルスの反転信
号（ａ）によって駆動されるレベル保持回路により、い
かなるデユーティ・レシオになっても、再充電能力が変
化せず、出力ノードの電慎奪長時間一定に保持すること
ができる効果がある。
第１図は従来の半導体集積回路を示す回路図、第２図は
この発明に係る半導体集積回路の一実施例を示す回路図
、第３図（イ）〜第３図に）は第２図の各部の波形を示
す図である。 （１）・−・・スイッチングトランジスタ、（２）・・
・・出力ノード、（３）・・・・トランジスタ、（４）
・昏・・ノー）＝、（５）−・・・ロート”）５ンジス
タ、（６）・・・・ＭＯＳキャパシタ、（７）・・・・
充電用トランジスタ、（８）・ψ・・ノード、（９）・
・・・トランジスタ、（１０） −−−−ＭＯＳキャノ
くンタ、（１１） ’・・・ドライバ回路、（１２）・
・・・レベル保持回路、（１３）・・・・充電用トラン
ジスタ、（１４）・・・・ノード、（１５）・会・・ト
ランジスタ、（１６）・−−−ＭＯＳキャパシタ、（１
７）−−−−レベル保持回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 侶 − 第１図 第２図
この発明に係る半導体集積回路の一実施例を示す回路図
、第３図（イ）〜第３図に）は第２図の各部の波形を示
す図である。 （１）・−・・スイッチングトランジスタ、（２）・・
・・出力ノード、（３）・・・・トランジスタ、（４）
・昏・・ノー）＝、（５）−・・・ロート”）５ンジス
タ、（６）・・・・ＭＯＳキャパシタ、（７）・・・・
充電用トランジスタ、（８）・ψ・・ノード、（９）・
・・・トランジスタ、（１０） −−−−ＭＯＳキャノ
くンタ、（１１） ’・・・ドライバ回路、（１２）・
・・・レベル保持回路、（１３）・・・・充電用トラン
ジスタ、（１４）・・・・ノード、（１５）・会・・ト
ランジスタ、（１６）・−−−ＭＯＳキャパシタ、（１
７）−−−−レベル保持回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 侶 − 第１図 第２図
Claims (2)
- （１）ドライバ回路と、ドレインおよびゲートが電源端
子に接続された充電用トランジスタ、ドレインが電源端
子に接続されソースが前記ドライバ回路の出力端子に接
続されたトランジスタ、および一端にリフレッシュパル
スが印加され他端が前記充電用−トランジスタのソース
および前記トランジスタのゲートに接続されたキャパシ
タとからなる第１のレベル保持回路と、ドレインおよび
ゲートが電源端子に接続される充電用トランジスタ、ド
レインが電源端子に接続されソースが前記ドライバ回路
の出力端子に接続されたトランジスタ、および一端にリ
フレッシュパルスと位相の異なる第１のパルスが印加さ
れ他端が前記充電用トランジスタのソースおよび前記ト
ランジスタのゲートに接続されたキャパシタとからなる
第２のレベル保持回路とを備えたことを特徴とする半導
体集積回路。 - （２）前記第１のパルスはリフレッシュパルスの反転信
号であることを特徴とする特許請求の範囲第１項記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231686A JPS59117784A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231686A JPS59117784A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117784A true JPS59117784A (ja) | 1984-07-07 |
Family
ID=16927398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231686A Pending JPS59117784A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117784A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220198A (ja) * | 1985-07-19 | 1987-01-28 | Toshiba Corp | 半導体記憶装置 |
-
1982
- 1982-12-24 JP JP57231686A patent/JPS59117784A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220198A (ja) * | 1985-07-19 | 1987-01-28 | Toshiba Corp | 半導体記憶装置 |
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