JPS59123024A - アドレス設定方式 - Google Patents
アドレス設定方式Info
- Publication number
- JPS59123024A JPS59123024A JP57234437A JP23443782A JPS59123024A JP S59123024 A JPS59123024 A JP S59123024A JP 57234437 A JP57234437 A JP 57234437A JP 23443782 A JP23443782 A JP 23443782A JP S59123024 A JPS59123024 A JP S59123024A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- address
- address setting
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明性、アドレス設定方式に関し、もつと詳しくは、
単一の本体と、複数の入出力装置とを備え、名人出力装
置Ｊｋ内のいずれか一つのみがアドレス指定されたとと
を表す信号を出力するようにしたアドレス設定方式に関
する。
単一の本体と、複数の入出力装置とを備え、名人出力装
置Ｊｋ内のいずれか一つのみがアドレス指定されたとと
を表す信号を出力するようにしたアドレス設定方式に関
する。
従来技術
第１図を参照して、先行技術においてケよ、本体Ａおよ
び複数の入出力装抽Ｂｌ、Ｂ２．Ｂ３闇には、アドレス
バスＣ，デー゛タパスＤおよびラインＥ、Ｆが配線され
る。入出力装［Ｂ１．Ｂ２．Ｂ３には、アドレス設定片
のスイッチＳＷＩ、ＳＷ２ 、ＳＷ３がそれぞれ設けら
れており、これらのスイッチＳＷＩ 、ＳＷ２ 、ＳＷ
３のスイッチング態様は、個別の値にセットされる。パ
スＧｌ、Ｇ２、Ｇ３の内の一つからデータを読んだり、
パスＨ１，Ｈ２，８３へのデータを記憶するラッチ回路
ＩＩ、１２．Ｉ３の内の一つにデータを書いたりすると
き、本体Ａの演算制抽都ＪからアドレスバスＣにアドレ
ス信号が出力される。このアドレス信号と、スイッチＳ
ＷＩ、ＳＷ２．ＳＷ３のスイッチング態様とが比較器Ｋ
ｌ、に２．に３で比軟される。比較器Ｋｌ、、に２．に
３は、比較の結果一致していなければハイレベルの信号
を出力し、一致していればアドレス指定されたことを表
わすローレベルの信号を出力する。演算制御部Ｊからう
４ ンＥ ｉｃローレベルのリード信号が出力されると
、アドレス指定された入出力装置ＢのバスＧからのデー
タがデータバスＤに出力され、演算制御部ＪＫ書込まれ
る。演算制御ｇａｓ ＪからラインＦにローレベルのラ
イト信号が出力されると、アドレス指定された入出力装
置Ｂのラッチ回路Ｉに、演算制御部ＪからデータバスＤ
を介して出力さ扛たデータが書込まれ、バスＨに出力さ
れる。また比軟器にの出力かハイレベルである入出力装
ｋＢでは、ラインＥ、Ｆをそれぞれ介するＩＪ −Ｆ信
号、ライト信号に対して１作せず無視する。このような
先行技術では、ユーザがスイッチＳＷでスイッチング態
様を個別の値にセットしなければならず、セットするた
めの作業性が悪い。またこのセットを誤っていくつかの
スイッチＳＷを同一の値にセットしてしまえば、正常に
１作しないという誤１作が生じる。またアドレス指定の
ためのアドレスバスのラインが多く必要であり、配線が
複雑化した。
び複数の入出力装抽Ｂｌ、Ｂ２．Ｂ３闇には、アドレス
バスＣ，デー゛タパスＤおよびラインＥ、Ｆが配線され
る。入出力装［Ｂ１．Ｂ２．Ｂ３には、アドレス設定片
のスイッチＳＷＩ、ＳＷ２ 、ＳＷ３がそれぞれ設けら
れており、これらのスイッチＳＷＩ 、ＳＷ２ 、ＳＷ
３のスイッチング態様は、個別の値にセットされる。パ
スＧｌ、Ｇ２、Ｇ３の内の一つからデータを読んだり、
パスＨ１，Ｈ２，８３へのデータを記憶するラッチ回路
ＩＩ、１２．Ｉ３の内の一つにデータを書いたりすると
き、本体Ａの演算制抽都ＪからアドレスバスＣにアドレ
ス信号が出力される。このアドレス信号と、スイッチＳ
ＷＩ、ＳＷ２．ＳＷ３のスイッチング態様とが比較器Ｋ
ｌ、に２．に３で比軟される。比較器Ｋｌ、、に２．に
３は、比較の結果一致していなければハイレベルの信号
を出力し、一致していればアドレス指定されたことを表
わすローレベルの信号を出力する。演算制御部Ｊからう
４ ンＥ ｉｃローレベルのリード信号が出力されると
、アドレス指定された入出力装置ＢのバスＧからのデー
タがデータバスＤに出力され、演算制御部ＪＫ書込まれ
る。演算制御ｇａｓ ＪからラインＦにローレベルのラ
イト信号が出力されると、アドレス指定された入出力装
置Ｂのラッチ回路Ｉに、演算制御部ＪからデータバスＤ
を介して出力さ扛たデータが書込まれ、バスＨに出力さ
れる。また比軟器にの出力かハイレベルである入出力装
ｋＢでは、ラインＥ、Ｆをそれぞれ介するＩＪ −Ｆ信
号、ライト信号に対して１作せず無視する。このような
先行技術では、ユーザがスイッチＳＷでスイッチング態
様を個別の値にセットしなければならず、セットするた
めの作業性が悪い。またこのセットを誤っていくつかの
スイッチＳＷを同一の値にセットしてしまえば、正常に
１作しないという誤１作が生じる。またアドレス指定の
ためのアドレスバスのラインが多く必要であり、配線が
複雑化した。
目 的
本発明の目的は、上述の技術的課題を解決し、ユーザが
本体と複数の入出力装置とを配線接続するだけで自動釣
に名人出力装置内のいずれか一つのみがアドレス指定さ
れたことを表す信号を出力するようにし、ユーザのアド
レス設定のための作業負担を軽減するとともにユーザの
アドレス設定操作ミスによる誤１作の生じないアドレス
設定方式を提供することである。
本体と複数の入出力装置とを配線接続するだけで自動釣
に名人出力装置内のいずれか一つのみがアドレス指定さ
れたことを表す信号を出力するようにし、ユーザのアド
レス設定のための作業負担を軽減するとともにユーザの
アドレス設定操作ミスによる誤１作の生じないアドレス
設定方式を提供することである。
実施例
以下、図面によって木発Ｆｉｌ］の実施例を説明する。
第２図は本発明の一実施例の回路図である。シーケンサ
は、本体２と、データ帖送の入力または出力の少なくど
もいずれか一方を行なうための複数（図示２つ）の入出
力装＠３．４とを含む。本体２および入出力装置３．４
聞には、双力向なデータバス６と、ライン７．８とが配
線される。本体２および入出力装置間には、アドレス設
定ライン１１が配線される。入出力装置３．４間には、
アドレス設定ライン１２が配線される。また入出力装置
４および図示しない後、続の入出力装置間にはアドレス
設定ライン１３が配線される。
は、本体２と、データ帖送の入力または出力の少なくど
もいずれか一方を行なうための複数（図示２つ）の入出
力装＠３．４とを含む。本体２および入出力装置３．４
聞には、双力向なデータバス６と、ライン７．８とが配
線される。本体２および入出力装置間には、アドレス設
定ライン１１が配線される。入出力装置３．４間には、
アドレス設定ライン１２が配線される。また入出力装置
４および図示しない後、続の入出力装置間にはアドレス
設定ライン１３が配線される。
本体２は、マイクロコンピュータなどによって実現され
、演算制御部１５と、ランダムアクセスメモリＣ以下Ｒ
ＡＭと記す）１６とを備える。演算制御部１５とＲＡＭ
１６とは、データバス６、アドレスバス１７、ライン１
８．１９をそれぞれ介して接わ−Ｃされる。演算制佃１
都１５≠・アドレスバス１７ｆ、介してアドレス指定す
るとともにライン１８Ｑ介１．てローレベルのライト信
号音出力することによって、アドレス指定され；Ｉ’Ｃ
ＲＡＭ１６のアドレスに演算制御部１５からデータバス
６を介するデータか書込１れる。また演算制御部１５が
アドレスバス１７を介してアドレス指定するとともにラ
イン１９を介してローレベルのリード信号を出力するこ
とによって、アドレス指定されたＲＡＭ１６のアドレス
からのデータはデータバス６を介して演算制御部１５に
書込まれる。
、演算制御部１５と、ランダムアクセスメモリＣ以下Ｒ
ＡＭと記す）１６とを備える。演算制御部１５とＲＡＭ
１６とは、データバス６、アドレスバス１７、ライン１
８．１９をそれぞれ介して接わ−Ｃされる。演算制佃１
都１５≠・アドレスバス１７ｆ、介してアドレス指定す
るとともにライン１８Ｑ介１．てローレベルのライト信
号音出力することによって、アドレス指定され；Ｉ’Ｃ
ＲＡＭ１６のアドレスに演算制御部１５からデータバス
６を介するデータか書込１れる。また演算制御部１５が
アドレスバス１７を介してアドレス指定するとともにラ
イン１９を介してローレベルのリード信号を出力するこ
とによって、アドレス指定されたＲＡＭ１６のアドレス
からのデータはデータバス６を介して演算制御部１５に
書込まれる。
入出力装置３．４の内のいずれか一つをアドレス指定す
るにあたっては、演算制御部１５からアドレス設定ライ
ン１１にローレベルのクロック信号が出力される。
るにあたっては、演算制御部１５からアドレス設定ライ
ン１１にローレベルのクロック信号が出力される。
入出力装置ｉ ３は、タイマ２０と、インバートＮＡＮ
Ｄ （以下ＩＮ−ＮＡＮＤと記す）ゲート２２゜２３と
、ラッチ回路２４と、データバス６のライン故に応じた
牧（図示２つ）の３ステートバツフア２５．２６とを含
む。タイマ２０は、入力ＩＮと、出力０ＬＩＴとを備え
る。タイマ２０の入力ＩＮは、アドレス設定ライン１１
に接続される。タイヤ２０の出力ＯＵＴは、アドレス設
定ライン１２ｖこ接続されるとともに、ＩＮ−ＮＡＮＤ
ゲート２２、．２３の一方の入力にそれぞれ接続される
。
Ｄ （以下ＩＮ−ＮＡＮＤと記す）ゲート２２゜２３と
、ラッチ回路２４と、データバス６のライン故に応じた
牧（図示２つ）の３ステートバツフア２５．２６とを含
む。タイマ２０は、入力ＩＮと、出力０ＬＩＴとを備え
る。タイマ２０の入力ＩＮは、アドレス設定ライン１１
に接続される。タイヤ２０の出力ＯＵＴは、アドレス設
定ライン１２ｖこ接続されるとともに、ＩＮ−ＮＡＮＤ
ゲート２２、．２３の一方の入力にそれぞれ接続される
。
タイマ２０は、入力ＩＮにローレベルの信号が与えられ
たとき、ローレベルからハイレベルとなるその立上が９
時にε−され、出力ＯＵＴから予め定められた一定の時
開Ｔだけ動作され、アドレス指定されたことを表すロー
レベルの信号を出力する。ＩＮ−ＮＡＮＤゲート２２の
他方の入力には、ライン８が接続される。ＩＮ−ＮＡＮ
Ｄゲート２３の能力の入力には、ライン７が接続される
。
たとき、ローレベルからハイレベルとなるその立上が９
時にε−され、出力ＯＵＴから予め定められた一定の時
開Ｔだけ動作され、アドレス指定されたことを表すロー
レベルの信号を出力する。ＩＮ−ＮＡＮＤゲート２２の
他方の入力には、ライン８が接続される。ＩＮ−ＮＡＮ
Ｄゲート２３の能力の入力には、ライン７が接続される
。
ＩＮ−ＮＡＮＤゲート２２の出力は、ラッチ（ロ）路２
４のイネーブル入力ＧＫ接続される。ラッチ回路２４の
データ人力ｌＪＯ〜Ｄｎには、データバス６が接続され
る。ラッチ回路２４のセット出力ＱＯ〜Ｑｎには、バス
２７が接続される。ラッチ回路２４のデータ入力ＤＯお
よびセット出力ＱＯならびにデータ人力Ｄｎおよびセッ
ト出力Ｑｎは、個別対応する。ラッチ回路２４は、イネ
ーブル人力Ｇにローレベルの信号が与えられたときにの
み、その立上がり時のデータ入力ＤＯ〜Ｄｎのレベルと
同一レベルの信号をラッチして、個別対応するセット出
力ＱＯ〜Ｑｎからラッチしたレベルの信号を出力する。
４のイネーブル入力ＧＫ接続される。ラッチ回路２４の
データ人力ｌＪＯ〜Ｄｎには、データバス６が接続され
る。ラッチ回路２４のセット出力ＱＯ〜Ｑｎには、バス
２７が接続される。ラッチ回路２４のデータ入力ＤＯお
よびセット出力ＱＯならびにデータ人力Ｄｎおよびセッ
ト出力Ｑｎは、個別対応する。ラッチ回路２４は、イネ
ーブル人力Ｇにローレベルの信号が与えられたときにの
み、その立上がり時のデータ入力ＤＯ〜Ｄｎのレベルと
同一レベルの信号をラッチして、個別対応するセット出
力ＱＯ〜Ｑｎからラッチしたレベルの信号を出力する。
１１’、ｌ−Ｎ ＡＮ Ｄゲート２３の出力は、３ステ
ートバッファ２５．２６の制御入力にそれぞれ接続され
る。３ステートバッファ２５．２６の入力には、バス２
８が接続される。３ステートバツフア２５．２６の出力
は、デシタバス６に接続される。
ートバッファ２５．２６の制御入力にそれぞれ接続され
る。３ステートバッファ２５．２６の入力には、バス２
８が接続される。３ステートバツフア２５．２６の出力
は、デシタバス６に接続される。
３ステートバツフアはその制御入力にローレベルの信号
が与えられると、パヌ２８を介するデータをデータバス
６に出力する。また３ステートバツフアは、その制御入
力にハイレベルの信号が与えられると、その出力をハイ
インピーダンスとする。
が与えられると、パヌ２８を介するデータをデータバス
６に出力する。また３ステートバツフアは、その制御入
力にハイレベルの信号が与えられると、その出力をハイ
インピーダンスとする。
入出力装置４は、入出力装置３と同様に構成され、タイ
マ３０、ＩＮ−ＮＡＮ・Ｄゲート３２，３３、ラッチ回
路３４．３ステートバッファ３５．３６およびバス３７
．３８を備える。入出力装置４のタイマ３０の入力ＩＮ
は、アドレス設定ライン１２に接続される。タイマ３０
の出力ＯＵＴは、アドレス設定ライン１３に接続される
。
マ３０、ＩＮ−ＮＡＮ・Ｄゲート３２，３３、ラッチ回
路３４．３ステートバッファ３５．３６およびバス３７
．３８を備える。入出力装置４のタイマ３０の入力ＩＮ
は、アドレス設定ライン１２に接続される。タイマ３０
の出力ＯＵＴは、アドレス設定ライン１３に接続される
。
第３図を参照して、本体２における演算制御部１５のタ
ロツク出力ＣＬＫから第３図１３＋に示すようにアドレ
ス設定ライン１１にローレベルのクロック信号が出力さ
れる。入出力装置３におけるタイマ２０は、ライン１１
に介するタロツク信号の立上がりに応答して起書１され
、その出力ＱＵＴＺｉ第３図（２）に示すように時開Ｔ
だけローレベルとなる。このとき入出力装置、４におけ
るタイマ３０は、タイマ２０の出力がローレベルのまま
であるので、起いされない。これによって、タイマ、３
０の出力τπ１は、第３図１３＋に示すようにＩ・イレ
ベルのままである。したがって、入出力装置３７′ｌｉ
アドレス指定されたことになる。このアドレス指定後に
、本体２における演算器ｍｌ ＷＳ １５の出力ＩＱＲ
Ｄ 。
ロツク出力ＣＬＫから第３図１３＋に示すようにアドレ
ス設定ライン１１にローレベルのクロック信号が出力さ
れる。入出力装置３におけるタイマ２０は、ライン１１
に介するタロツク信号の立上がりに応答して起書１され
、その出力ＱＵＴＺｉ第３図（２）に示すように時開Ｔ
だけローレベルとなる。このとき入出力装置、４におけ
るタイマ３０は、タイマ２０の出力がローレベルのまま
であるので、起いされない。これによって、タイマ、３
０の出力τπ１は、第３図１３＋に示すようにＩ・イレ
ベルのままである。したがって、入出力装置３７′ｌｉ
アドレス指定されたことになる。このアドレス指定後に
、本体２における演算器ｍｌ ＷＳ １５の出力ＩＱＲ
Ｄ 。
ｌ０ＷＴからライン７．８にローレベルのり一ド４８倚
とライト信号と力５第３図（４）、第３図１ｆｉｌにそ
れぞれ示すようにＩｌｌ［次出力される。
とライト信号と力５第３図（４）、第３図１ｆｉｌにそ
れぞれ示すようにＩｌｌ［次出力される。
Ｉ Ｎ−ＮＡＮ Ｄゲート２３は、タイマ２０の出力Ｏ
ＵＴがローレベｌしでめるので、ライン７を介するリー
ド信号に応答し、負も３図（６）に示すようにローレベ
ルの信’）１３ステートノぐツファ２５．２６に出力−
ｔ−る。３ステ一トノ号ツファ２５，２６は、このロー
レベルの信号に応答して、ノ（ス２８力＼らのデータを
デーリス６に出力する。データ／＜ス゛６を介する入出
力装置３力為らのデータは、本体２の演算制御■目５に
読込まれる。ＩＮ−ＮＡＮＤゲート２２は、タイマ２０
の出力ＱＵＴ≠；ローレベルであるので、ライン８を介
するライト信号に応答し、憔３図（１）に示すようにロ
ーレベルの信号をラッチ回路２４に出力する。このとき
、本体２の演算制御＋７！Ｉｓ ｌ ｓからデータ／（
ス６に出力されたデータはラッチ回路２４に書込まれる
。ラッチ石１路２４に書込まれたデータは、）くス２７
に出力される。なお他の入出力装置４のタイマ３０の出
力ＯＵＴがハイレベルであるので、ＩＮ−ＮＡＮＤゲー
ト３２．３３の出力は、第３図（８１、第３図（９）に
そｎぞれ示すようにＩ・イレベルのままである。
ＵＴがローレベｌしでめるので、ライン７を介するリー
ド信号に応答し、負も３図（６）に示すようにローレベ
ルの信’）１３ステートノぐツファ２５．２６に出力−
ｔ−る。３ステ一トノ号ツファ２５，２６は、このロー
レベルの信号に応答して、ノ（ス２８力＼らのデータを
デーリス６に出力する。データ／＜ス゛６を介する入出
力装置３力為らのデータは、本体２の演算制御■目５に
読込まれる。ＩＮ−ＮＡＮＤゲート２２は、タイマ２０
の出力ＱＵＴ≠；ローレベルであるので、ライン８を介
するライト信号に応答し、憔３図（１）に示すようにロ
ーレベルの信号をラッチ回路２４に出力する。このとき
、本体２の演算制御＋７！Ｉｓ ｌ ｓからデータ／（
ス６に出力されたデータはラッチ回路２４に書込まれる
。ラッチ石１路２４に書込まれたデータは、）くス２７
に出力される。なお他の入出力装置４のタイマ３０の出
力ＯＵＴがハイレベルであるので、ＩＮ−ＮＡＮＤゲー
ト３２．３３の出力は、第３図（８１、第３図（９）に
そｎぞれ示すようにＩ・イレベルのままである。
したがって入出力装置４からのデーター演算毒ＩＪ御ｇ
Ｉｓ ｌ ５にめｔ込まれることも、演算郁制御憧５１
５カ１らのデータが入出力装置・４．に書込まれること
もない０ 次い：Ｃ時時開経過後にタイ々２０の１作や；停止して
その出力ＯＵＴか第３図（２）に示すように立上がって
ハイレベルになると、入出力装置４のタイマ３０が起納
される。これによってタイマ３０の出力０ＬＩＴは、第
３図（３１に示すように時間Ｔだけローレベルとなる。
Ｉｓ ｌ ５にめｔ込まれることも、演算郁制御憧５１
５カ１らのデータが入出力装置・４．に書込まれること
もない０ 次い：Ｃ時時開経過後にタイ々２０の１作や；停止して
その出力ＯＵＴか第３図（２）に示すように立上がって
ハイレベルになると、入出力装置４のタイマ３０が起納
される。これによってタイマ３０の出力０ＬＩＴは、第
３図（３１に示すように時間Ｔだけローレベルとなる。
したがって入出力袋＠４がアドレス指定されたことにな
る。このアドレス指定後にリード信号とライト信号とが
第３図（４）、第３図ｌ１１１）にそれぞれ示すように
順次出力される。これによって、ＩＮ−ＮＡＮＤゲート
３３の出力が第３図（８）に示すようにローレベルとな
り、パス３８からのデータは入出力装置４からデータバ
ス６を介して演算制御部１５に読込まれる。ま７’ｃＩ
Ｎ−ＮＡＮＤゲート３２の出力が第３図（９）に示すよ
うにローレベルとなり、演算制御部１５からのデータは
データバス６を介して入出力装置４のラッチ回路３４に
書込まれ、パス３７に出力される。
る。このアドレス指定後にリード信号とライト信号とが
第３図（４）、第３図ｌ１１１）にそれぞれ示すように
順次出力される。これによって、ＩＮ−ＮＡＮＤゲート
３３の出力が第３図（８）に示すようにローレベルとな
り、パス３８からのデータは入出力装置４からデータバ
ス６を介して演算制御部１５に読込まれる。ま７’ｃＩ
Ｎ−ＮＡＮＤゲート３２の出力が第３図（９）に示すよ
うにローレベルとなり、演算制御部１５からのデータは
データバス６を介して入出力装置４のラッチ回路３４に
書込まれ、パス３７に出力される。
このように本体２からタロツク信号を出力することによ
って、名人出力装置３ 、４のアドレス指定が順次目切
的に行なわｎる。入出力装置が２台の場合前述のｖＩＪ
１作が１サイクルであり、本体２から再度クロック信号
を出力することによってアドレス指定が入出力装置３か
ら始まる。また入出力装置４に後続して、他の入出力装
置が何台接続された場合にも、前述の動作と同様に１作
する。力お、本体２と名人出力装置とのデータ転送は、
ｌサイクル中に本体２が名人出力装置からデータを順次
読込んで、次の１サイクル中に本体２が名人出力装置に
データを書込むようにしてもよい。
って、名人出力装置３ 、４のアドレス指定が順次目切
的に行なわｎる。入出力装置が２台の場合前述のｖＩＪ
１作が１サイクルであり、本体２から再度クロック信号
を出力することによってアドレス指定が入出力装置３か
ら始まる。また入出力装置４に後続して、他の入出力装
置が何台接続された場合にも、前述の動作と同様に１作
する。力お、本体２と名人出力装置とのデータ転送は、
ｌサイクル中に本体２が名人出力装置からデータを順次
読込んで、次の１サイクル中に本体２が名人出力装置に
データを書込むようにしてもよい。
なお、本件実施例においてシーケンサとして説明したけ
れども、他のデータ通信装置であってもよい。
れども、他のデータ通信装置であってもよい。
効果
以上のように本発明によ詐ば、ユーザが本体と複数の入
出力装置とを配線接続するだけで、名人出力装置内のい
ずれか一つのみがアドレス指定されたことを表す信号を
一定時開づつ順次出力することが自１的に行なわれ、ユ
ーザのアドレス設定のだめの作業負担が軽減され、ユー
ザのアドレス設定操作ミスによる誤動作が防止される。
出力装置とを配線接続するだけで、名人出力装置内のい
ずれか一つのみがアドレス指定されたことを表す信号を
一定時開づつ順次出力することが自１的に行なわれ、ユ
ーザのアドレス設定のだめの作業負担が軽減され、ユー
ザのアドレス設定操作ミスによる誤動作が防止される。
また、アドレスバスが必要でなくなり、配線が簡素化さ
れる。
れる。
第１図は先行技術の回路図、９ｇ２図は本発明の一４施
例の回路図、第３図はその１作を説明するための波形図
である。 ２・・・本体、３．４・・・入出力装置、１１，１２゜
１３・・・アドレス設定ライ′ン、１５・・・演算制御
部、２０．３Ｑ・・・タイマ 代理人 弁理士 西教圭一部
例の回路図、第３図はその１作を説明するための波形図
である。 ２・・・本体、３．４・・・入出力装置、１１，１２゜
１３・・・アドレス設定ライ′ン、１５・・・演算制御
部、２０．３Ｑ・・・タイマ 代理人 弁理士 西教圭一部
Claims (1)
- 【特許請求の範囲】 単一の本体と、複数の入出力装置°とを備°え、名人出
力装置内のいずれか一つのみがアドレス指定されたこと
を表す信号を出力するようにじたアドレス設定方式にお
いて、 前記名人出力装置ぽは、起ｗｒ信号が入力されることに
よって前記アドレス指定されたことを表す信号ケ一定時
間出力するとともに、その一定時開経過時に起り１信号
を出力する単一のタイマを七ｔしぞ、１しイイ し、 １１１記名タイマは、単一の一アドレス設定ラインをて
れそれ介して縦続接続され、 ｔｔｉ、＋記本体は、隼−のアドレス設定ラインを介し
て縦続接続された先頭のタイマに起し■信号を出力する
ようにしたこと’に＃欲とするアドレス設定力式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234437A JPS59123024A (ja) | 1982-12-28 | 1982-12-28 | アドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234437A JPS59123024A (ja) | 1982-12-28 | 1982-12-28 | アドレス設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123024A true JPS59123024A (ja) | 1984-07-16 |
Family
ID=16970989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234437A Pending JPS59123024A (ja) | 1982-12-28 | 1982-12-28 | アドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123024A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4967540A (ja) * | 1972-11-02 | 1974-07-01 | ||
| JPS50161105A (ja) * | 1974-06-17 | 1975-12-26 | ||
| JPS53126832A (en) * | 1977-04-13 | 1978-11-06 | Hitachi Ltd | Data transmission device |
-
1982
- 1982-12-28 JP JP57234437A patent/JPS59123024A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4967540A (ja) * | 1972-11-02 | 1974-07-01 | ||
| JPS50161105A (ja) * | 1974-06-17 | 1975-12-26 | ||
| JPS53126832A (en) * | 1977-04-13 | 1978-11-06 | Hitachi Ltd | Data transmission device |
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