JPS59123344A - 情報ビット送受方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は情報処理システムを含む集積回路が設けられて
いる半導体チップから半導体チップへの２進情報の高速
伝送の方法および装置に関連する。

〔先行技術の説明〕

今日、種々のモジュール上に配列されたチップからチッ
プへの情報ビットの伝送は、チップ十の集積回路によっ
て与えられた情報処理システムを農業者が設計しなけれ
ばならないときに問題を生じる。事実、チップを支える
モジュールの接点に接続されたチップ人出力パッドが占
有する空間を最小限にし、前記チップ上の集積回路の密
度の増大を利用する必要がある。このようなケースでは
、人出力パッドの数Ｂは回路数Ｃの増加に従って増加し
、 Ｂ二Ｃ２′６ の関係を有する。１つのチップから他のチップに情報ピ
ントを伝送するのに必ｇな駆動回路の数も同じ比率で増
加する。これらの駆動回路は電源電圧に電子雑音を発生
す゛るので、駆動回路の数を増加することは好ましくな
い。

更にモジ込−ルの入出力ピンの数は制限されておシ、従
って、チップ回路の人出カパッドの数の増加はモジュー
ルの設計を複雑なものにし、その生産費を増大させる。

今日、データ処理システムの性能を更にすぐれたものに
するには、チップ対チッープの伝送およびチップ回路の
両者が改善されなければならない。

実際、システム・レベルで、ある回路の％　定ノ処理時
間は各々の回路の平均処理時間の約３分の１に等しいに
過ぎない。

一般に、情報処理システムにおいて、チップ回路はビッ
トのグループ、すなわちバイトまたはワードを処理し、
処理層に得られたビットのグループはそれらが再び処理
されることになっている他のチップに並列に伝送される
。

チップが種々のモジュール上に配列されるときは、前記
モジュールには多数の入出力ピンが設けられ、前記並列
伝送が確保されるようになっている。

更に、前記並列伝送には、チップ出力駆動回路のトラン
ジスタを同時に導電状態に切替えることによって発生す
る電子雑音の問題゛を伴なう。

これらの問題の１つの解決方法は、チップ回路の入出力
パッドの数をｉｉＪ限するように、伝送される情報ビッ
トを１つのモジュールに設ケラれた１つのチップから他
のモジュールに設けられた他のチップにマルチプレック
スすることである。

直列伝送は入出力パッドを節約するが、同時にいくつか
の不利点を有する。

実際には、直列伝送はＮＲＺまたはＮＲＺＩ記録方式の
コーディングによって確保され、クロック信号が受信端
で検索されることがある。この方式の伝送はそれが論理
回路だけを前提としないので複雑である。事実、クロッ
クの検索は位相検出器から得られた電圧によって制御さ
れたＶＣＯ方式の発振器を必要とする。論理集積回路の
環境の範囲内で与えられたこれらの回路を実行し検査す
ることは困難である。

これらの不利点を克服するため、受信端で、クロックが
受信された信号から直接検査されることを可能にする２
重周波数タイプのコーディングによって伝送を実行する
ことが可能である。この伝送方式はＮＲＺまだはＮＲＺ
Ｉ方式のコーティングを用いる伝送方式よりも広い通過
帯域幅を必要とし、従って、同じ通過帯域では、データ
・ビットの伝送速度は低下する。２ 〔本発明の概要〕 本発明によって、２通信号を高速で送信チップから受信
チップへ最／Ｊ・限の入出力パッド数を用いて伝送する
方法および装置が与えられる。

まだ、本発明によって、この型の簡単な回路を用いる装
置が与えられる。

本発明は第１のチップ上の第１の回路によって生成され
た情報ビットが、クロック周期当り１ビツトずつ、第２
のチップ上の第２の回路に転送され、転送された並列デ
ータ・ビットがマルチプレックスされて直列ビット列に
変換される方法に関連する。この方法には下記のステッ
プが含捷れる。

（ａ）　　ビットの振幅を越える振幅および２クロック
周期に相当する周期をＭする鋸歯状クロック信号ＣＫ’
を生成する。

（ｂ）　　信号Ｐ、Ｈ１はビット列りのレベルがクロッ
ク信号ＣＫ’、のレベルより電高いとき第１のレベル、
例工ば高レベルでメジ、ビット列りのレベルがクロック
信号ＣＫ’のレベルよりも低いとき第２のＬ／／＜ル、
例えば低レベルであり、且つ信号ＰＨ’２はビット列の
補数すのレベルがクロック信号ＣＫ′のレベルよりモ高
いとき第１のレベル（高レベル）であり、ビット列の補
数すのレベルがクロック信号ＣＫ　’　（７’）　レベ
ルよりも低いとき第２の■／ベベル低レベル）であるよ
うな、第１および第２の信号Ｐ　ＩＩ　、１およびＰＨ
２がビット列りおよびその補数すから生成される。

ｔｃ＋　　信号ＰＨ１およびＰ）Ｉ２を受信チップに伝
送する。

（ｄ）　　前記第２のチップにおいて、信号Ｐ　Ｈ１お
よびＰＨ２から、ビット・ステータスを表わす２っ１・
周期を定義する再構成されたクロック信号ＣＬＫが生成
される。第６の信号ＤＪは、ＰＨ，１およびＰ　Ｈ，’
２のレベルが等しいどき、またばＰ’　Ｉ−Ｉ　１のレ
ベルがＰ　Ｈ２のレベルよりも低いとき、第１のレベル
（高レベル）にｈ　リ、Ｐ　Ｈ１のレベル力ＰＨ２のレ
ベルよりも高いとき、第２のレベル（低レベル）にある
。第４の信号Ｄ　Ｋは、ＰＨ１およびＰＨ２のレベルが
等しいとき、またはＰＨ１のレベルがＰＨ２のレーベル
よりも高いとき、第１の１７ヘル（高レベル）にあり、
ＰＨ１のレベル力Ｐ１−Ｉ　２のレベルよりも低いとき
、第２のレベル（低いレベル）濱ある。

再構成されたクロック信号ＣＬＫは、ＰＨ１およびＰＨ
２のレベルが異なるときは第１のレベル（高レベル）に
あり、その反対が真であるときは、第２のレベル（低レ
ベル）＆Ｉる。

第１のチップにおいて、ビット列のビットラバイトに組
立てるのにフレーム信号Ｆが用いられる。

この信号は第２のチップに送られて、再構成されたクロ
ック信号ＣＬＫとともに用いられ、信号ＤＪ　　−およ
びＤＫを併動ビットのバイトに変換しデマルチブレック
スする。

本発明は前記方法を実行する装置にも関連する。

〔詳細な説明〕

第１図に、本発明の方法を実現するのに必要な回路のブ
ロック図が示されている。

データ・ビットは第１のモジュール上に配列された、い
わゆる送信チップ（デツプ１）から、第２のモジュール
上に配列さｔした、いわゆる受信チップ（チップ２）に
転送きれることになっている。

テンプ１は論理回Ｆ６乙のブロックを含む。論理回路６
はデータ・ビットの操作を実行し、チップ２に送られる
ピッ）ＤＯ〜Ｄｎを生成する。チップ２は受取ったビッ
トの操作を実行する回路を含む。

チップ１から送られるビットＤＯ〜Ｄｎは一般にバイト
に組立てられる。第１図には、ピッ）ＤＯ〜Ｄ　７から
なるバイトを伝送するのに必要な素子だけカー示されて
いる。本発明の原理は異なるビット数からなるグループ
に適用できることは明白である。

ピッ）１）Ｏ−１）７はマルチプレックス回路４に送ら
れ、マルチプレックス回路４は第２図に示されたクロッ
ク信号ＣＫおよびフレーム信号Ｆの制御の下に出力線５
を介してビ・ツｌ−Ｄ　Ｏ−Ｄ　７　ｔｒ’ｌＫ列形式
で送出する。この機能を確実に実行しつる複数の回路が
先行技術で既知であり、このような回路の一例を後に第
４図に関連して説明する。

フレーム信号Ｆは駆動回路６を介してチップ２に送られ
る。

本発明によって、コーディング回路７はクロック信号Ｃ
ＫＫ同期され且つデータ・ピントの振幅を越える振幅範
囲を有する鋸価帽言号ＣＫ’の制御の下に２つのパルス
列ＰＨ１およびＰＨ２を生成スる。

これにつし・ては後に第２図に関連して説明する。

両パルス列Ｐ１（１およびＰＨ２は、駆動回′＃！Ｊ８
および９ならびに伝送？ＲＢ　１０−　ａおよび１０−
ｂを介してチップ２に送られる。

チップ２に設けられている受信装置１２も線１１を介し
てフレーム信号Ｆを受取り、送られたバイトが非直列化
されるのを可能にする。

パルス列ＰＨ１およびＰＨ２はデコーダ１６が受取り、
受取った直列データを表わす２つの信号ＤＪおよびＤＫ
を出力線１４および１５を介して生成ずろとともに、ク
ロック信号ＣＬ　Ｋを出力線１６を介して生成する。

信号丘−丁、倒におよびＣＬＫ、ならびに伝送線路１１
を介して駆動回路６から受信装置１２が受取ったフレー
ム信号Ｆは変換・デマルチブレックス回路１７に導られ
る。この回路はフレーム内の送られたケース・ビットを
非直列化し、受信チップ２の回路によって用いら扛るこ
とになっているビットＤＯ〜Ｄ７を、出力線１８−０〜
１８−７を介して供給する。

次に、出力線５で直列ビットをコーティングし、出力線
１４．１５および１６から信号■７、丘１およびＣＬ　
Ｋを生成する方法を第２図に関連して説明する。

パルス列ＰＨ１およびＰ　Ｈ２は直列データ・ビット・
ストリームＤおよびその補数すならびにクロック信号Ｃ
Ｋ　’から生成される。信号ＣＫ’は信号ＣＫによって
タイミングされ、信号ＣＫ’の上端と下端の中間に信号
ＣＫの高レベルが位置する。従って、信号ＣＫ’はクロ
ック信号ＣＫの周期の２倍の周期を有する。特定の実施
例では、「１」のビットは高レベルで示され、「０」の
ビットは低レベルで示される。

クロック信号ＣＫ’のレベルがデータ・ビット・ストリ
ームＤのレベルよりも低いとき、ＰＨ１は第１のレベル
（例えｄ：、高レベル）であり、その反対が真のとき、
すなわちクロック信号ＣＫ’ルヘルカデータービソト−
ストリームＤのレベルよりも高いときは、　ｌ）　Ｈ１
は第２のレベル（例えば、低レベル）である。

クロック信号ＣＫ’のレベルがケース・ビット・ストリ
ームの補数すのレベルよりも低いとき、Ｐ　Ｈ２１，！
ｍ　１のレベル（例えば、高レベル）であり、その反対
が真のとき、す々わち、クロック信号のレベルがデータ
・ビット・ストリームの補数すのレベルよりも高いとき
は、ＰＨ２は第２のノベル（例えば、低レベル）である
。

このように、クロック信号の過渡期を除き、２つのパル
ス列ＰＨ１およびＰＨ２は同じ高レベルまたは低レベル
になるように生成ぜれ、クロックの過渡期の間における
これらの２つの信号の位相／フトは伝送されたデータを
表わし、次のように♀″′１′１号化、。

クロック信号ＣＫ′の立上りの過渡期において、１、）
　Ｉ−１１の下端がＰ　Ｈ２の下端に先行しで現われる
ときｄｌ、対応するケース・ビットは「０」である。

その）又り・」が真であるとき、すなわちＰ　ＩＩ　１
の１・端がＰ　Ｈ２の下端の後に現われるときは、対応
するケース・ピントは「１」である。

クロック信号ＣＫ　’の下降する過渡期において、Ｐ　
Ｈ１の上端がＰ　Ｈ２の上端に先行して現われるときは
、対応するケース・ビットｆｄｒＩＪである。

その反対が真であるとき、すなわちＰ　Ｈ１の上ψ１１
．；が））　ＩＩ　２の上端の後に現われるときｔよ、
対応するケース・ビットは「Ｏ」である。

この位相７フトを検出してケース・ヒツトを検索するた
めに、ＰＨ１とＰ　Ｈ２のレベルが比較される。実際に
は、クロック信号の過渡期を除き、ｐ　■１ｉとＰＨ２
ｉｄ同じレベル、すなわち高レベル、寸だけ低レベルで
ある。これらの過渡期において、ＰＨ１がＰ　Ｈ２より
も低いときは［−〇」が検出され、Ｐ　Ｈ１かＩ）　Ｈ
２よりも高いときは「１」が検出される。

受信端で、クロック信号ＣＬＫが受信された信号Ｐ　Ｈ
１とＰ　Ｈ２のレベルの比較によって生成さノシ、Ｉ）
　Ｈ１とＰ　Ｈ２のレベルか等１〜いときは、前記クロ
ック信号ＣＬＫは第２のレベル、例えば低レベルであり
、その反対が真のとき、すなわちＰ■１１とＰＪＩ２の
レベルが等しくないときは、信号ＣＬ　Ｋは第１のレベ
ル、例えば高レベルである。

データ・ビットを表わす２つの信号ＤＪおよび１）　Ｋ
　Ｕ：　Ｐ　Ｈ１およびＰ　Ｈ２から生成・され、直列
で受イ１１さフＬ／こケース・ヒツトは非直列化される
。

Ｐ　Ｈ１とＰ　Ｉ−１２が等しい、ずなわぢクロックＣ
Ｋ　’の過渡期の外にあるとき、ＤＪとｎは通常高レベ
ルに選択されている第１のレベルである。

Ｐ　ＨｉとＰ　Ｈ２のレベルか異なるとき、２つのケー
スが起こりうる。Ｐ　Ｈ１）　Ｉ）　Ｈ２の」易合け、
ＤＪだけが低レベルに選択されている第２のレベルに移
行する。ＰＨ１（ＰＨ２の場合には、信号Ｄ　Ｋだけが
低レベルに移行する。２進テ・〜夕がＤＪの場合は「１
」、ｎ〒の場合はｒＯＪであることを表示する信号ＤＪ
とｌ）　Ｋは次にＪ　Ｋラッチ型のレジスタの入力子と
ｋに加えられてデータ・ビットを非直列化する。

この方法を実現する／こめに設けられた回路について次
に第６図に関連して説明する。

チップ１において、２つの比較器６０およ０−３１は第
４図に示され／もマルチプレックス回路４によって供給
された直列データ・ヒツト・ストリームＤおよびその補
数■からＰ　Ｈ１およびＰ　ＩＩ　２を生成する。

チップ２において、信号ＤＪ、Ｉ）ＫおよびＣＬ　Ｋは
２つの比較器ろろおよびろ４によって供給され、第５図
に示された変換・テマルチブし７ソクス回路１７に送ら
れる。

チップ１において、タロツク３５は出力線６６を介して
信号ＣＫ’を供給し、出力線３７を介して信号ＣＫを供
給する。前記信号ＣＫは周波数分割器ろ８によって８分
され、フレーム信号Ｆを生成する。信号ＣＫおよびＦは
マルチプレックス回路４に送られてビットＤＯ〜Ｄ７を
直列化する。

良好な実施例において、信号Ｐ　Ｈ１およびＰＨ２を生
成する比較器の各々は２個のエミッタ結合ＮＰＮトラン
ジスタから成る。比較器ろＯのＴ１およびＴ２、比較器
６１のＴ６およびＴ４がこれにハ亥当する。

トランジスタＴ′りのベースはデータ・ビットＤを受取
り、＋−ランジスタＴ１のベースはデータ・ビットの補
数りを受取る。トランジスタＴ２およびＴ４のベースは
出力線ろ６からクロック信号ＣＫ’を受取る。Ｔ１およ
びＴ２のエミッタは電流源Ｓ１を介して接地され、Ｔろ
およびＴ４のエミッタは電流源Ｓ２を介して接地されて
いる。Ｔ１およびＴろのコレクタは正の電源電圧＋Ｖｃ
に接続され、Ｔ２およびＴ４のコレクタはそれぞれ抵抗
Ｒ２およびＲ４を介し７て電源電圧１−　Ｖ　ｃに接続
されている。

Ｔ６のベースのデータ・ビットのＤがＴ４のベースのク
ロック信号ＣＫ’よりも高いレベルにあるときは、Ｔろ
は導電し、従ってＴ４はオフになり、トランジスタＴ４
のコレクタ（点Ｍ）は高レベルになる。その反対が真の
とき、すなわちデータ・ビットＤがクロック信号ＣＫ’
よりも低いレベルにあるときは、Ｔ４が導電してＴ６Ｎ
：オフになり、点Ｍは低レベルになる。

Ｔ１０ベースのデータ・ビットの補数すのレベルがＴ２
のベースのクロック信号ＣＫ’よりも高いときは、Ｔ１
が導電してＴ　２はオフになｐ、Ｔ２のコレクタ（点Ｎ
）の電圧レベルは高レベルになる。反対に、データ・ビ
ットの補数すのレベルがクロック信号ＣＫ’よりも低い
ときＨ，’Ｉ”１はオフにな、９、Ｔ２は導電する。従
って、点Ｎは低レベルになる。

点ＮおよびＭは第１図の駆動回路９および８を構成する
２つの゛トランジスタＴ５おＪ：ひＴ６のベースに接続
されている。前記トランジスタＴ５およびＴ６のコレク
タは正の電源電圧に接続され、エミッタは抵抗Ｒ６およ
びＲ５を介して接地されている。従って、点ＭおよびＮ
からの信号は同しレベル差で点ＯおよびＰに現われる。

これらは信号ＰＨ１およびＰ　Ｈ２であって、伝送線路
１〇−ａおよび１０〜ｂを介して受信チップ（チップ２
）に伝送される。

チップ２において、２つの比較器６ろおよび６４が設け
られており、次の３つの条件ＰＨ１）Ｐ　Ｈ２、ＰＨ１
（ＰＨ２およびＰＨ１＝ＰＨ２を検出する。

比較器ろ６は２つのエミッタ結合トランジスタＴ７およ
びＴ８から成り、そのエミッタは電流源Ｓ６を介して接
地されている。

Ｔ７のベースは伝送線路１０−ｂおよび抵抗Ｒ１１の第
１の゛パットに接続され、抵抗Ｒ１１の第２のパッドＵ
はＩＲ電流源Ｓ５を介して接地されている。

Ｔ８のコレクタは抵抗Ｒ８を介して電源電圧子ＶＣに接
わ“Ｃされている。

比較器６４は２つのエミッタ結合トランジスタＴ９およ
びＴＩＯを含み、・そのエミッタは電流源Ｓ４を介して
接地されている。

Ｔ９のベースは伝送線路１０−ａおよび抵抗Ｒ電位はＴ
ｌｏｏのベース電位よりも高い。実際には、点Ｕの′１
Ｌ位はｌ）　Ｈ２からＲ１１のＩＲを差引いたものに等
しく、これは回路雑音の除去に相当する。

従って、Ｔ９は導電し、］゛１０はオフになり、点Ｘの
電位は高くなる。

Ｊ七較器３３において、Ｐ）（１がＰ　ｆ−１２にＲ１
２の電圧降下を加えたものよりも高い場合には、Ｔ７は
オフになり、Ｔ８は導電して点Ｙの電位は低くなる。

Ｔ９が導電しＴ７がオフのときは点Ｗの電位なよ高くな
る。

反対に、Ｐ　Ｈ１がＰＨ２よりも低い、ときは、Ｔ７の
ベース電位はＴ８のベース電位よリモ高イ。

実際には、点Ｗの電位はＰＨ１からＲ１２のＩ　Ｒを差
引いたものに等しく、これは回路雑音の除去に相当する
。従って、Ｔ７は導電しＴ８はオンになり、点Ｙの電位
は高くない。

比較器３４において、Ｔ９がオフでＴ１０が導電すると
きは、点Ｘの電位は低くない。

Ｔ７が導電しＴ９がオフのときは点Ｗの電位は高くなる
。

Ｐ　Ｈ１＝　Ｐ　Ｈ２のとき、丑たはこれらの２つの信
号の差がＲ１１’！だはＲ１２の電圧降下よりも低いと
きは、トランジスタＴ９およびＴ７は導電し、Ｔ８およ
びＴ１０はオフになる。従って、点ＸおよびＹの電位は
高くなシ、点Ｗの電位は低くなる。

その結果、点ｙ、ｘおよびＷから得られた信号が第２図
の信号頁、ｊ丁薯およびＣＬＫであり、受信装置１２が
受取ったフレーム信号Ｆの制御の下に変換・デマルチプ
レックス回路１７において用いられ、非直列化され／こ
データ・ピッ）ＤＯ〜Ｄ７が供給され、受信チップ（チ
ップ２）の回路（図示せず）によって使用される。

第４図は直列化されたデータ・ピッ）ＤＯ〜Ｄ７がマル
チプレックスされる回路（マルチプレックス回路４）を
示す。

この回路は２つのデータ入力および２つの制御入力を有
する８ステージのシフト・レジスタ・ラッチ５ＲＬＯ〜
５ＲＬ７から成り、２つのクロック信号を受取ることが
できる。これらのランチには、論文“Ｌｅｖｅｌ　　５
ｅｎｓｉｔｉｖｅ　ｓｃａｎｄｅｓｉｇｎａｌ　　ｔｅ
ｓｔｓ　　ｃｈｉｐｓ、ｂｏａｒｄ；ｓｙｓｔｅｍ〃ｅ
ｌｅｃｔｒｏｎｉｃｓ”、Ｍａｒｃｈ　１５，１９７９
゜ｐａｇｅ　１０８においてｔｃ述された型を用いるこ
とがある。

この図面において各々のラッチの神々の人力および出力
に用いた参照記号を下記に示す。これらは前記論文に用
いた参照記号と同じである、Ｄ：ンステム・データ Ｃ：ンステム會りロンク ■＝ニスキャンデータ Ａニア７トＡクロック 十Ｌ２二真出カ ーＬ２：補数出力 ラッチ５ＲＬ７〜Ｓ　ＲＬ　［］　ｉ：ンフト・レジス
タを与えるように配列されている。ラッチＳ　ＲＬ　７
の出力＋Ｌ２はラッチ５ＲＬ６の入カニに接続されてい
る。以下同様に接続される。

クロック信号ＣＫはすべてのラッチ入力Ａに加えられ、
フレーム信号Ｆはすべての入カＣＫ加えられる。

・　　データ・ビットは人力りに加えられ、Ｄ７はラッ
チ５ＲＬ７の人力りに加えられ、ＤＯはラッチＳ　ＲＩ
、０の入力ＤＫ加えられる。

最初のフレーム・パルスＦ１で、データ・ビットは並列
にラッチ５ＲＬ７〜Ｓ　ＲＬ　Ｑにロードされ、次いで
各々のりａツク−パルスＣＫで、ラッチ・セットにシフ
トされる。従って、最初のクロック・パルスＣＫＱで、
ラッチ５ＲＬＱの出力−ｌ−Ｌ　２および−Ｌ２は、出
力ｆｉ１５−　ａおよび５−ｂを介してピッ）’ＤＯお
よびその補数面を供給し、ラッチＳ　ＲＬ　１の状態は
ラッチＳ　ＲＬ　Ｏに転送される３、このようにして、
後続するパルスＣＫＩ〜ＣＫ７Ｌｆ）各々で、次々と１
つのビソトトその補数Ｄ１、庁イ〜Ｄ７、肩が出力線５
−ａおよび５−ｂから送り出される。

次のフレーム・パルスＦ２で、もう１つのバイトがレジ
スタにロードされて直列化される。

第５図はテ・−タ・ビットＤ　Ｏ−Ｄ　７力信号Ｄ　Ｊ
、ＩおよびＣ’ＬＫから検索される回路（変換・デマル
チブレックス回路１７）を示す。

この回路は了−にタイプの８個の直列に配列されたラッ
チＪＫＯ−−ＪＫ７から成シ、ラッチの状態は第３図に
示された回路の点Ｗから得られたクロック信号ＣＬＫの
制御の下に矢のランチに転送される。

このタイプのランチでは、２つの入カゴおよびｋならび
に２つの出力Ｑおよび司が与えられる。

入力子はランチをＯにセントするように与えられ、入力
にはラッチを１にセットするように力えられる。ｔ　−
＋−１の時刻におけるラッチの状態Ｑ　ｔ　＋　１は下
記の真理光によ処罰の時刻における状態Ｑｔによって決
まる。

信号１了および６１はラッチ「又７の入力子およびｋに
加えられる。ラッチＴπ７の出力点およびＱは次のラッ
チＪＫ６の入力子およびｋに接続されている。以下同様
に、ランチ丁πＯに至るまで順次接続されている。

連続するラッチｉ７〜丁薯０の状態はクロック信号ＣＬ
　Ｋの速度で伝えられる。

ラッチはすべてフレーム・パルスによって０にリセット
されている（状態Ｑ＝０．Ｑ−１）。

従って、最初に受取られた・々ルス・フレームＦ１はす
べてのラッチを０に一ヒツトする。

クロック・パルスＣＬＫＯ（第２図）では、「ｊ−０か
つ面一１である、従って、Ｑ７は１になる。

クロック時刻ＣＬ　Ｋ　１では、Ｑハよ１に、Ｑ７はＯ
にセットされており、ラッチ丁ヱ６は１になりロック・
パルスＣＬＫ２でＵ、Ｑ６＝１かつ１）、ｌ）ゴは１に
等しく、かつ面（はＯに等しく、前にＯにセットされた
ラッチＴπ７は０の−ｆ−ｆである。

とのＪ：うに、各々のクロック・）ζＡ／スＣＬＫにお
いて、各々のラッチの状態はラッチＪＫ７〜丁玉０のセ
ントを介して伝わり、８個σ）・ＺルスＣＬＫＯ〜ＣＬ
Ｋ７の後、それぞれのラッチの出力Ｑ７〜ＱＯは第２図
に示された例においてデータ・ピッ）１００１１０００
で表わされたレベルでめる。

次にランチの状態は第２図に示された信号ＦＳによって
開かれたゲート５０を介して出力レジスタ５１に転送さ
れる。前記信号ＦＳは、・・′りσツクＣＫの半周期分
たけ進められたフレーム信号Ｆである。

既に示された本発明の利点の１つは送信および受信チッ
プを取付けるのに用いられるモジュールＩ１０ピンが節
約されることである。データ・ビットの直列伝送は追加
フレーム信号の伝送を必要とするから、駆動回路乙によ
って送信され、受信回路１２で受取られた同じ信号を用
いて、チップ１からチップ２に送られるいくつかのデー
タ・バイトのマルチプレックスおよびデマルチブレック
スを制御することが可能である。

この利点の外に、本発明の方法および装置は、異なる伝
送モードが用いられるから、データを小さい信号振幅に
よって伝送できる。実際には、ＰＨ１とＰＨ２のレベル
差だけが重要である。その／こめ、最小限の間隙を有す
る。印刷回路線を用いることがある２本の結合された線
上の小さい電圧振幅によって伝送が実行されることがあ
る。この結合により、システトは在来のシステムの場合
よりも高い雑音／信号比に耐えることができる。

線路の端の抵抗（第６図のＲ１３、Ｒ１４）を線路イン
ピーダンスに整合させ、電力と性能特性の間によりよい
妥協点を与えることも可能である。

伝送線路１０−ａおよび１０はとちらも光学ファイバか
ら成る。この場合には、前記光学ファイバを１駆動する
のに必要なアダプタはチップ１および２に設けなければ
ならない３、 とのシステムのもう１つの利点ｄ：、受信端でのパリテ
ィ・エラーの検出をより容易にするととである。この作
用を確実なものにするには、第５図の回路にラッチ５２
を設け、ランチ５２の状態を出力Ｑ７によって制御すれ
ば十分である。ラッチ５２はフレーム信号によってリセ
ットされ、その状態は出力Ｑ７から出された信号の立上
りの過渡期ごとに変化する。従って、バイト伝送の終了
時には、ラッチ５２は常に、前記伝送でパリティ・エラ
ーを生じたかどうかを決定した状態であり、前記状態は
使用上の約束、すなわち１の数が偶数か、寸たは奇数か
によって決せる。ラッチ５２の状態はバイト伝送終了時
に検査される。そのため、信号Ｆ″Ｓおよびラッチ５２
の出ツノ信号がＡＮＤゲート５ろに加えられ、その出力
５４が検査される。

ＡＮＤゲート５６の出力信号の状態は伝送中にパリティ
・エラーがあったかどうかを表わす。

【図面の簡単な説明】

第１図は本発明による伝送装置のブロック図、第２図は
本発明の方法によって生成された種々の信号のタイくン
グ図、 第６図は本発明による装置の詳細図、 第４図および第５図は第１図および第３図のマルチプレ
ックス回路および変換・テマルチプレノクス回路である
。 １．２　・・ヂソグ、ろ　　・論理回路、４　　マルチ
プレックス回路、６・・・駆動回路、７・・　コーティ
ング回路、８．９・・　駆動回路、１２　・・・受信装
置、１３・・・テコーダ、′１ノ　　変換・デー１ルチ
ゾレツクス回路、６０．３１．６３、ろ４・・比較器、
３５・・　クロック、３８・・周波数分割器、５０　・
　ゲート、５１　　・出力レジスタ、５２　　・ラッチ
、５３−ＡＮＤゲート。

Claims (1)

1. 【特許請求の範囲】 第１のチップにおける第１の回路によって生成された情
   報ピッｌ〜を直列化ビット・ストリームとして第２のチ
   ップにおける第２の回路に伝送する方法であって、 第１のチップにおいて、伝送されるビットの振幅よりも
   高い振幅と２クロック周期に和尚する周期とを有する鋸
   歯状クロック信号を生成し、データ・ビット・ストリー
   ムおよびその補数から、該ビット・ストリームのレベル
   が該鋸歯状クロック信号のレベルよりも高必ときには第
   １のレベルになり且つ該ビット・ス）・リームのレベル
   が該鋸歯状クロック信号のレベルよりも低いときには第
   ２のレベルになる第１の信号と、該ビット・ストリーム
   の補数のレベルが核鋸歯状クロック信号のレベルよりも
   高いときＫは第１のレベルになり且つ該ビット・ストリ
   ームの補数のレベルカ該鋸歯状クロック信号のレベルよ
   りも低いときには第２のレベルになる第２の信号とを生
   成し、第１および第２の信号を第１のチップから第２の
   チップに伝送し、 第２のチップにおいて、受信された第１および第２の信
   号から、ビット状態を表わす第６および第４の信号を生
   成し且つ各々のビット周期を定義するクロック信号を再
   生する ステップを含むことを特徴とする情報ビット伝送方法。