JPS59123420A - サイリスタ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、逆並列接続された１対のサイリスタに順方
向過電圧が印加された時に、印）、＋１１された側のサ
イリスタを強制点弧して許容値を越える過電圧を除去す
る保護口゛烙（す、下Ｊ　ＯＶＰ回路」という）を備え
たサイリスタ制ｍ＋装信゛に関する。

〔発明の技術的背景〕

無効電力補償装置または系統′１１：圧安定化装置とし
て使用されるサイリスタ制御リアクトル用サイリスタ装
置（以下ＦＴＯＲ用サイリすタ装買」という）は、逆並
列接続された１対のサイリスクによって構成されている
。

第１図は、ＴＣＲ用サイすスタ装詔を使用したアーク炉
無効電力補償装置の概略構成を示した図である。ＴＯＲ
用サイリスタ装置１は１対のサイリスクｉａ　、　１ｂ
を逆並列接続して構成される。これらのサイリスタ１ａ
　、　１ｂを位相制御することによりサイリスタに直列
接続されたりアクドル２にｂｌｆれる電流を変化させて
、リアク）　／Ｉ／　２と並列に接続されている固定容
量であるコンデンサ３との合成無効分を構成し１、これ
によって負荷（アーク炉）４の発生する無効電力を補償
する。サイリスクｌａ。

】ｂには外部からサージ′准圧、たとえば開閉サージ電
圧が印加されるため過電圧保護用Ｋ　ＯＶＰ回路を設け
る場合がある。この０７２回路はサイリスタ１ａ。

１１）Ｋ順方向過電圧が印加された時にサイリスタｌａ
　、　ｌｂの許容電圧値以内にサイリスタを点弧して、
許容値を越える過電圧がサイリスタｌａ　、　ｌｂに印
加されるのを防止するための保護回路である。

このＯＶＰ回路を設けるとサイリスタを部列に接続して
１個あたりのサイリスクに加わる１頃方向電圧を低減す
る必要が蕪（なるため、近年その使用が盛んになってき
た。特にＴＯＲ用サイリスタ装置に使用される逆並列接
続サイリスタの場合には、過電圧の順、逆方向に合わせ
て逆並列接続されたサー　　イリスタのいずれかを点弧
することにより過電圧の方向を問わずサイリスタを保護
することができるため、非常に有効な保護方式として注
目されている。

；府２図は、ｏｖｐ回路を設けた逆並列接続されたサイ
リスタ制御装置の構成図を示したものである。

過電圧検出回路５は逆並列接続された１相分のサイリス
タ］、ａ　、　ｌｂのアノード・カソード間１（並列接
続される。この避雷圧検出回路５の出力信号でトろ過電
圧強制点弧信号６ａ　、　６ｂは））臣方向過ＴＩＴ、
圧に対応するゲート回路７ａ　、　７ｂへ送られる。ゲ
ート回路７ａ　、　７ｂでは、図示しない制御装猶から
の位相制御による正規のゲート信呆８ａ　、　８ｂとこ
の過電圧強制ａ鯉信丑６ａ、　、　６ｂとの論理和をオ
ア回路９により取り、それをパルスアンプ１０で増幅し
。

てサイリスタ１ａまたは１ｂのゲートへ点弧制御パルス
とｔ２て与えろように構成されている。なお過電圧強制
点弧信号６ａ　、　６’ｂは、サイリスタＩａ、ｌｂに
印加される過電圧の極性に応じていずれか一方が出力さ
れるようになっている。

このようにＴＣＲ用サイリスタ装置４に０ＶＰＮ路を設
ける過電圧保護上非常に有効であるが、ｏｖｐ回路が動
作するタイミングによってはサイリスタｌａ。

１ｂのターンオフに不具合が生ずる場合がと４）。

〔背景技術の問題点〕

第３図は、第２図に示した従来のサイリスク制御装置の
動作を説明するための各部の電圧および電流波形を示し
たものである。なお以下の説明においては１相分の動作
について説明するが、多相交流の他の相についての動作
も同様である。

サイリスクｉ＊ｉに電圧１１が印力ｐされており、各サ
イリスタｌａ　、　ｉｔ）に点弧制御パルス１２ａ、１
２１）が与えられた場合には、サイリスタ電流１３が流
れ、この時サイリスタ１ａ、、ｌｂのアノード・カソー
ド間の電圧波形１４が得られる。今時刻Ｔ１において何
らかの原因で印加室圧１１が−Ｆ昇し、ｏｖｐ回路が動
作■２て強制点弧パルス１５が発生しＵ相すイリスタが
点弧した場合妬け、サイリスタ電流１３は時刻ｔ４まで
流れ続ける。一方Ｘ相サイリスタには時刻ｔ３で正規の
点弧制御パルスが送られてくるが、逆相（σ相）が通電
中でおるため点弧制御ノくルスはすぐにしまサイリスク
へ送られず、時刻ｔ４になってＸ相に順方向電圧が印加
された時点で始めて点弧制御パルスが出力されＸ相すイ
リスタが点弧する。

一般に高圧サイリスタ装置ではこのようにゲートに与え
られる点弧制御パルスをサイリスクの印加の電圧状況に
あわせて制御するためのゲート回路が設けられているの
が普通である。

ここで０７２回路が動作した場合のサイリスクのターン
オフを考えてみると、０相サイリスタは時刻ｔ４からｔ
５までの区間すなわちＸ相すイリスタがオン［、ている
期間ＫＸ相サイリスタの順方向電圧降下を逆圧としてタ
ーンオフし２ていることがわかる。したがって時刻ｔ４
からｔ５マでの時ｌｉが短くて、必要とされるサイリス
タのターンオフタイムを石ｔｚ４呆できない場合には［
］ａサイリスクはターンオフできず、時刻ｔ５で順方向
電圧１６が印ＪＪｎされると電圧破壊をおこすという欠
点を有し、ていた。

なおサイリスタ電流１３の波形図中に点線で示し５た波
形１７（係、ｏｖｐ回路が動作しない時の王手、のサイ
リスタ電流である。また波形１８は同、しｆ正規のアの
ターンオフタイムが２倍から５倍にのびてし、まりとい
う特徴をもっている。そのため上述１−１たよサイリス
クの必要とするターンオフタイムは通常時のそれより数
倍長く必要となる。したがって○狸回路動作後の逆相通
電期間である時刻ｔ４がらｔ５までの間にターンオフで
きない可能性がある。

このようにＴＯＲ用サイリスタ装置にＯＶＰ回路を設け
た場合にはｏｖｐ回路の動作するタイミングによっては
ＯｖＰ動作後の逆相の運転状況によってはサイリスタを
破壊する可能性がある。

〔発明の目的〕

この発明の目的は、ｏｖｐ回路を備えたＴＯＲ用サイリ
スタ装置において、ＯＶＰ回路動作時作詩イリスタの破
壊をおこさないサイリスタ制御装置を提供するにある。

〔発明の概要〕

この発明では上記目的を達成するために、逆並列接続し
た１対のサイリスタに順方向過電圧が印加された時、印
加された側のサイリスタを強制点弧して許容値を越える
過電圧を除去する保護回路を備えたサイリスタ制御装置
において、前記１対のサイリスタに点弧制御パルスを伝
達する経路内に前記保護回路からの強制点弧信号に応答
して動作し、順方向過電圧の印加されたサイリスタと逆
相にあるサイリスタに伝達される前記点弧制御パルスを
少なくとも１サイクルだけ速断するパルスロック回路を
設けたことを特徴とする。

〔発明の実施例〕

第４図は、この発明の一実施例を示す回路図である。な
お第２図に示したと同一部分には同一符号を付してその
説明を省略する。

この発明ではゲート回路の７ａ　、　７ｂ内にパルスロ
ック回路１９を設けたことを％徴とする。図示しない制
御装置からの点弧制御パルス８ａ　、　８ｂはゲート回
路７ａ　、　７ｂに送られ後述するパルスロック回路１
９および、オア回路９を通ってパルスアンプ１０に送ら
れ、その出力信号は点弧制御パルスとしてサイリスタｌ
ａ　、　ｌｂのゲートに送られる。サイリスタｌａ　、
　ｌｂに過電圧が印加された場合には過電圧検出回路５
によってこれが検出され、極性判定されて過電圧強制点
弧信号６ａ　、　６ｂとしておのおの対応するゲート回
路７ａまたは７ｂに送られる。

ゲート回路７ａ　、　７ｂでは、過電圧強制点弧信号６
ａ。

６ｂを受けると、オア回路９を介して過電圧強制点弧パ
ルスを出すと同時に逆相側のパルスロック回路１９に逆
相側の正規の点弧制御パルス８ａまたは８ｂを少なくと
も１サイクル以上のある時間だけロックし、正規の点弧
制御パルスによる運転を停止させる。その後パルスロッ
ク回路１９はロックを解除し、位相制御による正規の点
弧制御パルス８ａまたは８ｂでの運転に復帰する。

第５図は第４図に示す回路の動作を説明する。ための波
形図で、印ＩＪ口電圧ｊ１、Ｕ相およびＸ相パルス１２
ａ　、　１２ｂ、［Ｊ相すイリスタ電流１３、Ｕ相すイ
リスタのアノード・カソード間電圧の波形をそれぞれ示
している。

Ｕ相側のパルス２０が出力された後に急激で大きな無効
電力変動があり、それを補償するために制御回路が急激
に位相をしぼってＸ相似でパルスン１が出力されたとす
る。これによりサイリスタ電流１３は時刻ｔｘまで流れ
る。したがってＵ相側ＯＶＰ回路の動作可能範囲は時刻
ｔｘからＵ相の正規点弧パルス時刻であるｔ２までの期
間となる。仮に時刻ｔｘでｏｖｐ回路が動作し、過電圧
強制点弧パルス１５が出力されたとすると、サイリスタ
電流１３は時刻ｔ４まで流れる。

ここで前述し、たようにＵ相ｏｖｐ回路が動作したため
、Ｘ相パルスロック回路１９によりＸ相の正規パルスが
最低１サイクルはロックされるのでパルス２２は欠相す
る。このためＷ相すイリスクには時刻ｔ４からｔ６まで
の期間、逆相型Ｆｆ２３が印加されるため、サイリスタ
は確実にターンオフすることができる。Ｘ相パルスロッ
ク回路１９は１サイクル以上パルスをロックした後ロッ
クを解除するので、次のサイクルでは正規の点弧制御パ
ルス２４による運転に復帰する。

なお第５図に示した例では、Ｘ相パルスロックは１サイ
クルだけの場合を示したが、このロック時間は１サイク
ルに限定されるものではなく１サイクル以上であればよ
い。通常ｏｖｐ回路のＭυ）作詩には印加電圧が極端に
歪んでサイリスタの運転に好ましくないため、制御性能
上問題に、　７’：ｃらない範囲で数サイクルの間口ツ
クを継続するのが好ましい場合もある。

〔発明の効果〕

以上実施例に基づいて詳細に説明しまたように、この発
明ではｏｖｐ回路回路動作面観の点弧制御パルスを少な
くとも１ザイクルだけ遮断するためのパルスロック回路
を設けたので、サイリスタに何らダメージを与えること
ｔ、ｃ　（確実にターンオフさせることができ、し、か
も運転を止めることのない高信頼度のサイリスク制御装
曾を提供することができるという利点がある。

【図面の簡単な説明】

第１図は、ＴＣＲ用サイリスタ装置を使用したアーク炉
無効電力補償装テの構成図、第２図は従来のサイリスタ
制御装置の構成を示す回路図、第３図は第２図の動作を
説明する各穆波形図、第４図はこの発明の一実施例を示
すサイリスタ制御装置の回路図、第５図は第４図の回路
動作を説明するための各種の波形図である。 ｌａ　、　ｌｂ・・・サイリスタ、５・・・過電圧検出
回路、６ａ　、　６ｂ・・・過電圧強制点弧信号（強制
点弧信号）、７ａ　、　７ｂ・・・ゲート回路、８ａ　
、　８ｂ・・・点弧制御信号、１１・・・印加電圧、１
３・・・サイリスタ電流、１５・・・過電圧強制点弧パ
ルス。 出願人代理人　　　猪　　股　　　　　清第１図 第２図 第３図 ２１ 手続補正書 昭て（１５８イＶ、８月／ン日 ｒ４、ＩＨ、；／、−庁長官　　　若　杉　和　夫　殿
１、事件の表示 昭和５７年４．１°許願第２２８０５８号２、発明の名
称 サイリスタ制御装置 ３、補正をする者 事件との関係　特許出願人 （３０７）東京芝浦電気株式会社 明細書の「発明の詳細な説明」の欄。 ８補正の内容 （１）明糺１書、３頁８〜ｉｏ行目の「を直列に−・無
くなるため、」を、次の通り補正する。 「は印加過電圧に協調を取ってその直列数な決定する必
要がなくなるためサイリスタ直列数の低減が計れるので
、」 （２）　　同、４頁１５行目の「設ける」を、「設ける
ことは」と、補正する。 （３）同、７頁７行目の「運転状況によっては」を、「
運転状況により」と、補正する。

Claims (1)

【特許請求の範囲】
1. 逆並列接続した１対のサイリスクに順方向過電圧が印加
   された時、印加された側のサイリスクを強制点弧して許
   容値を越える過電圧を除去する保護回路を備えたサイリ
   スタ制御装置において、前記１対のサイリスタに点弧制
   御パルスを伝達する経路内に前記保護回路からの強制点
   弧信号に応答して動作し、順方向過電圧の印加されたサ
   イリスクと逆相にあるサイリスタに伝達される前記点弧
   制御パルスを少な（とも１サイクルだけ遮断するパルス
   ロック回路を設けたことを特徴とするサイリスタ制御装
   置。