JPS59127445A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＰＣＭ再生装置等に用いるメモリのアクセス回
路に関するものである。

第１図にＰＣＭ古生装置等で用いられろインターリーブ
カ式の一例を示す。本例はｌフレーム１６ワードインタ
ーリーブ長Ｄ＝１６である。第１図のｌ−■は書き込み
アドレスを示し、ｌ−〇は読み出しアドレスを示す。本
例の書き込み、読み出しを、従来ハードウェアで実現し
１こ−［ｆｌＪを第２図に示す。第２図において、２−
（４）は読み出しフレームカウンタ、２−■は読み出し
ワードカウンタ、２−■は書き込みフレームカウンタ、
２−■は書き込みワードカウンタ、２−■はＤ＝１６を
実現する演算器、２−のはセレクタ、２−＠はＲＡＭ、
２−■はコントローラである。書き込み時はコントロー
ラ２−■からのセレクト信号により曹き込みフレームカ
ウンタ２−■、書き込みワードカウンタ２−■のカウン
タ値がセレクタ２−■によりセレクトされ、ＲＡＭ２−
＠のアドレスを決定する。読み出し時は、読み出しフレ
ームカウンタ２−■のカウンタ値と読み出しワードカウ
ンタ２−■のカウンタ値を減算し所定のアドレスを生成
し読み出し時のみセレクタ２−■により選択し、ＲＡＭ
２−（ｍのアドレスとするものである。本例の場合Ｄ−
１６を実現するために、読み出しフレ−ムカウンタ値か
ら読み出しワードカウンタ値を減算するごとにより行な
っている。つまり、今ｌワード目の読み出しフレーム位
置を１４、ワード番号をｍ　（ｏ＜ｍ　＜、　７　）と
すると読み出しフレームｎはｎ＝＝ｎ１−１６Ｘｍとな
り、（ｎ、ｍ）のアドレスをアクセスすることＫなる。

前記従来の方法により、例えばｗＩＪ１図１−■の書き
込みアドレス、１−＠の読み出し了ドレスにてインター
リーブを行なうインターリーブ方法をハードウェアにて
実現するとき、ｌ−■を実現するために加算器を追加し
、ｌ−〇を実現するためにコントロール部の変更等が必
要となる。

本発明はＲＯＭの内容を変更するのみで任意のインター
リーブ、ディンターリーブな実現することを可能にする
メモリアクセス回路を提供することを目的とする。

以下、本発明の一実施例を第３図につ（・て説明する。

３−■は読み出しフレームカウンタ、３−■は読み出し
ワードカウンタ、３−■は書き込みフレームカウンタ、
３−■は書き込みワードカウンタ、３−■はワードカウ
ンタセレクタ、３−■及び３−ＧＤは読みめし又は書き
込みフレームアドレスと実際にアクセスすべきフレーム
アドレスの相附値を有する記憶素子（例えはＲＯＭ）、
３−＠は読み出し、書き込みフレームカウンタ値を選択
するセレクタ、３−■は加算又は減算器（本例の場合加
算器）、３−■は制御回路、３−■はＲＡＭである〇 ここで３−（ｆ）及び３−（ｆ）のＲＯＭは第１図の場
合、１６Ｘ２＝３２ワード、１２ｂｉｔ／ワードの容量
を有するように構成すればよい。またこのＲＯＭに記憶
すべきデータは第１図のｌ−■、ｌ−＠の場合（第１の
方法）は表１に示ずデータとなり、第１図のｌ−■、ｌ
−■の場合（第２の方法）は表２に示すデータとなる。

第１の方法、第２の方法とも第３図の回路動作はまった
く同様である。したがって、第２の方法で回路動作を説
明する。まず、書き込み時は書き込みワードカウンタ値
がセレクタ３−■により選択され、ＲＯＭ３−［Ｆ］、
３−Ｃ）のアドレスをアク表　　　　１ 表　　　　２ セス１−１例えば該カウンタ値がダであれば１す（ＨＥ
Ｘ）がＲＯＭ３−■、３−■より出力され、上位８ｂｉ
ｔは曹き込みフレームカウンタ３−■の値と加算され、
加算結果ＮｌＮ２　＋　ＤＩ　＝　ＮｌＮ２がメモリの
上位アドレスとなる。また、下位４　ｂｉｔはそのまま
メモリの下位４　ｂｉｔアドレスとなり、結果■の出力
は戸１１　となり、メモリアドレスはＮｌＮｚ十ＯＬが
上位アドレスとなり、下位−アドレスはｌである。上記
動作により第３図の書き込みフレームカウンタｌ−■の
操作が行ない得る。

また、読み出し時は、読み出しワードカウンタ３−ｂの
値がセレクタ３−■により選択されＲＯＭ３−■、３−
■のいずれか一力をアクセスする。

このとき、制御回路３−■より出力される他の１本のに
６Ｍ　アドレス線は＋）　ｌ′Ｌ　となっているとする
。

これによりＲＯＭ３−■、３−■のアドレスは８〜１５
がアクセスされることになり、読み出し時に対応した相
対アドレスデータがアクセスされることになる。例えは
読み出しワードカウンタ３−■の出力が６１″であれば
、上位８　ｂｉｔはＦ〆が出力され、下位４　ｂｉｔは
６１″が出力される。上位８ｂｉｔは読み出しフレーム
カウンタ３−■の出力と加算され、ＥＦが加算器３−■
より出力され、ＲＡＭ３−■の上位８　ｂｉｔアドレス
となる。下位４　ｂｉｔアドレス値は３−Ｏの値となる
。上記のように考えれば第１図１−〇のＲＡ　Ｍ操作が
出来る。

他の実施例として、第４図に示すインターリーブ構造を
有する場合について示す。４−■は曹き込み、４−■は
Ｃ１読み出し、４−■はＣ２読み出し、４−■はＤ／Ａ
読み出しとする。Ｄ／Ａの読み出し順は第４図に数字で
示した順番とする。この場合を実現するハードウェア構
成は第３図とまつ１こ（同様でＲＯＭ３−（ｆ）、３−
Ｏの内容を追加し、各状態に対応するＲＯＭアドレス制
御線（制御回路３−■からＲＯＭ３−Ｏ，３−ｅ）へ出
力される３−［有］の破線で示す。）を追加するのみで
よ％ｓ。

なお、この場合４−■、４−■、４−■の操作表　　　
　３ はｌフレーム内にアクセスされるものとする。第４図の
アクセスを実現する１こめのＲＯＭの内容は表３に示す
内容となる。この例の場合上位ｇ　ｂｉｔは書き込み用
データとしては加算のためのデータか、Ｃ２，Ｄ／Ａ用
データとしては減算のためのデータ、すなわち減算値の
２の補数値化されたデータがＲＯＭ内に格納される（加
算器で加算及び減算を行う１こめ）。

以上述べ良ようにハードウェアの大幅な変更を必岐とす
ることなくＲＯＭ内容の変更のみで種々のメモリアクセ
ス方法［対処できる。

【図面の簡単な説明】

第１図はメモリのアクセス方法を示す図、第２図は従来
列な示すブロック図、第３図は本発明の一実施例を示す
ブロック図、第４囚は本発明の他への転用列のアクセス
方法を示す図である。 ３−■・・・読み出しフレームカウンタ、３−■・・・
読み出しワードカウンタ、３−■・・・曹き出しフレー
ムカウンタ、３−■・・・書き出しワードカウンタ。 ３−■・−・Ｒ（ＪＭ、３−■・・・１（σＭ、３−［
有］・・・’１１０算器、３−■・・・ＲＡＭ、３−■
・・・制御回路。 特許出願人　　赤井電機株式会社

Claims (1)

【特許請求の範囲】
1. バースト誤りを生起する伝送路における、該バースト誤
   りをランダム誤りに変換すべき、記憶素子を用いたイン
   ターリーブ、ディンターリーブ回路において、アクセス
   ずべぎ記憶素子のアドレスを読み出しフレームカウンタ
   と、書き込みフレームカウンタト、フレームアドレスと
   、アクセスすべきアドレスの相苅値を有する記憶素子と
   、該記憶素子のデータと前記カウンタ値を加算又は減算
   するための加算又は減算器および前記構成要素を制御す
   る制御回路とにより構成したことを特徴とするメモリア
   クセス回路。