JPS59129997A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は先行して処理中のアクセス要求に対して、後続
するアクセス要求の処理を矛盾なく実行し得るバッファ
メモリ装置に関する。

（従来技術） 第１図はバッファメモリ装置を具備した公知のデータ処
理システムの構成を示すブロック図であり、１はプロセ
サ、２はバッファメモリ装置、３はメモリ制御装置をそ
れぞれ示したものである。

第１図において、プロセサ１からメモリアクセス要求が
送出されたときに希望するデータがバッファメモリ装置
２に存在しないと、バッファメモリ装置２はメモリ制御
装置３をアクセスする。第１図に示すように、バッファ
メモリ装Ｍ２がプロセサ１ごとに専用バッファとして使
用されていれば、メモリをアクセスするときにあるプロ
セサからの先行するアクセス要求と後続するアクセス要
求との間で処理の順序がこのプロセサによシ保証されて
いる。この場合に０、先行するアクセス要求によりエラ
ーが発生すると処理待ちの後続するアクセス要求がすべ
て無視され、先行するアクセスエラーに対して命令のり
トライを・実行することによりプロセサ障害処理を行っ
ていた。

一方、第２図はバッファメモリ装置９が複数のプロセサ
５〜８により共有され、バッファメモリ装置９が主記憶
装置１０に接続されているデータ処理システムのブロッ
ク図である。第２図において、アクセス要求に応答して
、例えば６４バイトのブロック単位でデータの読出し／
書込み動作を行う場合には、従来方式ではあるプロセサ
からの先行するアクセス要求に該当するブロックアドレ
スど、他のプロセサからの後続するアクセス要求に該当
するブロックアドレスとが一致する確率が多かった。ま
た、従来のデータ処理システムではブロックアドレスの
一致が発生した場合に後続するアクセス要求を待たせて
しまうと、ブロック内アドレスが異なるアクセス要求や
アドレスの一致には無関係なプロセサからの要求までが
待たされ、処理能力が低下することがあった。

さらに、先行するアクセス要求によＱ障害が発生じた場
合には、障害の波及する範囲が不明であって障害に無関
係なプロセサまでも障害処理が必要となるという欠点が
あった。

（発明の目的） 本発明の目的は、処理中の先行するアクセス要求と後続
するアクセス要求との間でアドレスと制御情報とから成
るアクセス情報が一致した場合には、上記両者のアクセ
ス情報の一致を第１の比較回路により検出し、上記両ア
クセス情報が不一致になる擾で後続アクセス情報保持回
路に保持しておき、一方、先行するアクセス要求によシ
ェラ−が発生した場合には、第２の比較回路によりこれ
を検出して障害アクセース情報保持回路に保持しておく
ことによ勺上記従来技術における欠点を除去し、複数の
アクセス要求に対して処理順序を守り寿から、あるプロ
セサからの先行するアクセス要求と、他の任意のプロセ
サからの後続するアクセス要求との間でブロックアドレ
スが一致しても、上記両アドレスには無関係な他のアク
セス要求に対しては性能を劣化させずに処理し、さらに
先行するアクセス要求を処理しているときにエラーが発
生しても上記障害に無関係な後続するアクセス要求に対
しては通常の処理を続行訟せるように構成したバッファ
メモリ装置を提供することにある。

（発明の構成） 本発明によるバッファメモリ装置は複数個のプロセサと
主記憶装置との間に接続されていて、情報の転送と制御
とを行うものであり、先行処理保持回路と、第１の比較
回路と、後続アクセス情報保持回路と、障害アクセス情
報保持回路と、第２の比較回路とを少なくとも具備した
ものである。

先行処理保持回路は複数個のプロセサの一つにより処理
中の先行するアクセス要求によシ指定されたアドレスと
制御情報とから成る先行アクセス情報を保持するだめの
回路である。第１の比較回路は先行するアクセス要求を
含む先行アクセス情報と、複数個のプロセサのうちの他
の任意の一つからの後続するアクセス要求を含む後続ア
クセス情報との間で、少なくともアドレス情報の一致を
検出するだめの回路である。後続アクセス情報保持回路
は少々くともアドレス情報の一致が検出された場合に、
後続するアクセス要求によシ指定されたアクセス情報を
いったん保持するための回路である。障害アクセス情報
保持回路にアクセス要求の要求元へエラーの発生を通知
するに際して、エラーの発生したアクセス情報を保持す
るだめの回路である。第２の比較回路は、障害アクセス
情報保持回路の内容と後続するアクセス要求を含む後続
アクセス情報との間で、少なくともアドレス情報の一致
を検出するだめの回路である。

本発明においてハ、最初に先行するアクセス要求による
処理の結果を、先行するアクセス要求のアクセス要求元
に対して通知する。次に、上記結果によりエラーが検出
された場合には障害アクセス情報保持回路にアクセス要
求により指定されたアクセスアドレスを保持しておく、
そこで、後続アクセス情報保持回路にいったん保持され
ていて後続するアクセス要求を第２の比較回路によるア
クセス情報の一致が得られなくなったことにより再開さ
せる。それ以稜には障害アクセス情報保持回路が無効化
されるまでは第２の比較回路が少なくともアドレス情報
の一致を検出した場合に、後続するアクセス要求のアク
セス要求元へエラーの発生を通知する。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第３図は本発明によるバッファメモリ装置の制御部分を
示す一実施例のブロック図である。第３図において、１
０５に′ｉバックアメモリ、１１１Ｆｉ第１の比較回路
、１１２ｔ／′ｉ後続アクセス情報保持回路、１１３は
応答回路、１１４に第１のチェック回路、１１５は第１
のセレクタ回路、１１６は第２のセレクタ回路、１１１
；を第２のチェック回路、１１８は第３のセレクタ回路
、１１９は第２の比較回路、１２０は先行処理保持回路
、１２１は障害アクセス情報保持回路である。

第３図において、バッファメモリ装置のボート受付部（
図示してはいない）により選択されたバッファメモリへ
のアクセス要求はアクセス信号線１３１と、ストアデー
タ信号線１３２とを介してバッファメモリ１０５に送出
され、リードデータ信号線１３７，１３３を介して返送
される。バッファメモリ装置のバッファメモリ１０５と
その制御部分とは主記憶装置アクセス制御部（図示して
いない）に対してアクセス信号線１３５と、スワップア
ウトデータ信号線１３６と、リードデータ信号線１３８
とを介して接続されている。第１の比較回路１１１は先
行処理中の命令アドレスを含むアクセス情報を保持して
いる先行処理保持回路１２０の出力よ、ボート受付は部
からアクセス信号線１３１を介して転送されてきたアク
セス情報と比較する。両者が一致すればアクセス信号線
１３１上のアクセス情報を後続アクセス情報保持回路１
１２に格納し、上記両者が不一致となるまで処理を保留
する。応答回路１１３はバッファメモリ１０５や主記憶
装置をアクセスした後で第１および第２のチェック回路
１１４，１１７によシ検出されたエラーの通知を受け、
先行処理保持回路１２０に格納されている情報を障害ア
クセス情報保持回路１２１に転送し、先行処理保持回路
１２０をリセットする。これと共に、応答回路１１３！
／′ｉ応答信号線１３４を介してエラー情報を外部のボ
ート応答部（図示していない）に対して通知する。第２
の比較回路１１９はすべてのアクセス要求に対して障害
アクセス情報保持回路１２１にセットされた障害アクセ
ス情報と、第１のセレクタ１１５から送出されてきたア
クセス情報とを比較し、両者が一致すれば一致情報を応
答回路１１３へ通知する。

上記アクセス情報のフォーマットの一例は第４図に示す
ような構成を有する。

第４図において、単位アクセス情報はアクセス要求によ
り指定されたブロック内ワードを指定するためのアドレ
スと１％込み／読出し７部分書込み々どを指定するため
のコマンドと９部分書込みコマンドが指定された場合に
部分書込みを行うバイト位置を指定するための部分書込
みバイト指定部と、第１あるいは第２の比較回路１１１
，１１９によりブロックアドレスの一致が得られたとき
に連続アクセス可／不可を示すだめの連続アクセスフラ
グとから成立つ。これらのうち、ブロックアドレスと連
続アクセスフラグとに限って、第１および第２の比較回
路１１１，１１９により比較動作を行うことができる。

連続アクセスフラグを備えていないアクセス情報に対し
ては、第１および第２の比較回路１１１，１１９により
アドレスとコマンドとにおける一致条件を求めることは
容易である。

通常、先行するアクセス要求が存在し々いか、あるいは
存在しても第１および第２の比較回路１１１．１１９に
より一致が得られていなければボート受付は部から転送
されてきたアクセス要求によりバッファメモリ１０５、
または主記憶装置がアクセスされる。そこで、応答回路
１１３とボート受付は部とを介し、アクセス完了を表わ
す情報を各プロセサに対して送出して応答する。この場
合、バッファメモリ１０５のアクセスと主記憶装置のア
クセスとでは、アクセス時間に相違がある。

したがって、例えば、主記憶装置のアクセスに後続ｆる
バッファメモリ１０５のアクセスを主記憶装置のアクセ
スに先行し、ポート応答部を介して要求元のプロセサに
返送すれば、処理能力を高め、システムを高性能化する
ことができる。

しかしながら、同一ブロックアドレスを有する情報を書
込んだ後に読出したにもかかわらず、上記方式によれば
読出した後に書込む動作が発生し得るため、処理内容の
有効性が保証できなくなる。

そこで、ボート受付は部から転送されてきた同一ブロッ
クアドレスを有する情報の処理順序を守り、上記矛盾を
なくすためには先行処理中の命令のアドレスを含む先行
アクセス情報と後続してアクセスされる命令のアドレス
を含む後続アクセス情報とを第１の比較回路１１１によ
り比較し、両者が一致すれば後続のアクセス情報を後続
アクセス情報保持回路１１２によシ待たせておき、両者
が不一致になると待たせておいたアクセス情報を有する
命令の処理を再−開する必要がある。

以上の説明からアクセス要求によりエラーが発生し々い
場合には処理上の矛盾はなくなった。しかし、先行した
アクセス要求によ〃エラーが発生した場合には応答回路
１１３を介してエラーが発生した旨の通知を受けたプロ
セサは該当する命令をリトライして障害処理を開始する
。このとき、上記エラーがバッファメモリ１０５のアク
セス単位であるようなブロックの範囲内、例えば６４バ
イト以内の範囲に発生した場合、上記障害処理を終了す
る才でに他のプロセサが同一ブロックアドレスをアクセ
スすると、正常処理されていないデータを取扱うことに
なるため、処理上の矛盾を起こしてしまうことがある。

したがって、先行して処理したアクセス要求を実行した
結果にエラーが検出されると、応答回路１１３は上記先
行するアクセス要求により指定されたアドレスを含む先
行アクセス情報を障害アクセス情報保持回路１２１に保
持しておく。以後、障害処理が終了し、障害アクセス情
報保持回路１２１が無効化されるまで上記第１の比較回
路１１１による一致条件によって後続アクセス情報保持
回路１１２に保留されていたアクセス要求を含むすべて
のアクセス要求に対して、該当するアクセス情報と上記
障害アクセス情報とを第２の比較回路１１９にょシ比較
し、上記両者の一致が得られるとエラー情報を含む応答
信号を応答信号線１３４を介してボート応答部に送出し
、ポート応答部からアクセス要求を送出したプロセサに
これを返送して上記要求に応答する。障害アクセス情報
保持回路１２１に格納されている障害アクセス情報は障
害処理が終了した後でリセットされて無効化される。

本実施例に採用されているスワップ方式のバッファメモ
リ装置においてに、アクセス要求を送出した先のバッフ
ァメモリ装置のアドレスに希望したデータが存在しなけ
れば、主記憶装置から該当するデータを読出してくる。

このため、バッファメモリ装置上に存在する他のブロッ
クの最新データが、これに対応する主記憶装置の該当す
る領域に対してスワップアドレス信号線１３９とデータ
信号線１３６とを介して送出される場合においても上記
の処理は必要であ−る。また、後続アクセス情報保持回
路１１２と、先行処理保持回路１２０と、障害アクセス
情報保持回路１２１とに保持された各情報が複数個であ
っても、上記実施例と同様にして制御することが可能で
ある。さらに、１台のプロセサが並列に複数のメモリア
クセスパスを有する場合においても、複数プロセサのそ
れぞれを上記各メモリアクセスバスに対応させれば容易
に本発明によるバッファメモリ装置を構成することがで
きる。

本発明によるバッファメモリ装置の実施例では、公知の
スワップ方式による記憶を採用している。

スワップ方式では記憶時にバッファメモリの内部にデー
タが存在していてもスワップしてバッファメモリに入力
データを格納し、主記憶装置の側へは記憶しない。一方
、主記憶装置の側へも記憶する公知のストアスル一方式
も採用できることは本実施例から容易に類推することが
できる。

（発明の効果） 本発明は以上説明したように、先行して処理中のアクセ
ス要求と後続するアクセス要求との間でアドレスと制御
情報とから成るアクセス情報が一致した場合には、上記
両者のアドレス一致を第１の比較回路によ勺検出し、上
記両アドレスが不一致になるまで後続アクセヌ情報保持
回路に保持しておき、一方、先行するアクセス要求によ
りエラーが発生した場合には第２の比較回路によりこれ
を検出して障害アクセス情報保持回路に保持しておくよ
うに構成することにより、複数のアクセス要求に対して
処理順序を守りながら、あるプロセサからの先行するア
クセス要求と、他の任意のプロセサからの後続するアク
セス要求との間でブロックアドレスが一致しても、上記
両アドレスには無関係な他のアクセス要求に対しては性
能を劣化させずに処理し、さらに先行するアクセス要求
を処理しているときにエラーが発生しても、上記障害に
無関係なアクセス要求に対しては通常の処理を続行させ
ることができるため、メモリのアクセス性能とシステム
の信頼度とを著しく高めることができるという効果があ
る。

【図面の簡単な説明】

第１図はバッファメモリ装置を具備した公知のデータ処
理システムの概要を示すブロック図である。 第２図は複数のプロセサを共有したバッファメモリ装置
を具備した公知のデータ処理システムの概要を示すブロ
ック図である。 第３図は本発明によるバッファメモリ装置のバッファメ
モリ部分と制御部分との一実施例を示すブロック図であ
る。 第４図は第３図に示すバッファメモリ装置に使用される
アクセス情報のフォーマットの一例を示す図である。 １．５〜８　ｅ　＋＋　ｍプロセサ ２．９・・−・譬バッファメモリ装置 ３・呻・・・−・バッファメモリ制御装置１０・・・・
・・主記憶装置 １０５・・＠−・バッファメモリ １１１．１１９・・−比較回路 １１２．１２［１，１２１−・−保持回路１１３・・・
・・応答回路 １１４．１１７・・チェック回路 １１５．１１６，１１８　　・・・セレクタ回路１３１
〜１３９，１４１〜１４９・・・信号線特許出鮪人　日
本電気株式会社 代理人　弁理士　井　）　ロ　　　壽

Claims (1)

【特許請求の範囲】
1. 複数個のプロセサと主記憶装置との間に接続されていて
   情報の転送と制御とを行うバッファメモリ装置において
   、前記複数個のプロセサの一つにより処理中の先行する
   アクセス要求により指定されたアドレスと制御情報とか
   ら成る先行アクセス情報を保持するだめの先行処理保持
   回路と、前記先行するアクセス要求を含む先行アクセス
   情報と前記複数個のプロセサのうちの他の任意の一つか
   らの後続するアクセス要求を含む後続アクセス情報との
   間で少なくともアドレス情報の一致を検出するための第
   １の比較回路と、前記少なくともアドレス情報の一致が
   検出された場合に前記後続するアクセス要求によシ指定
   されたアクセス情報をいったん保持するだめの後続アク
   セス情報保持回路と、前記先行するアクセス要求の要求
   元へエラーの発生を通知するに際して前記エラーの発生
   したアクセス情報を保持するための障害アクセス情報保
   持回路と、前記障害アクセス情報保持回路の内容と前記
   後続するアクセス要求を含む後続アクセス情報との間で
   少女くともアドレス情報の一致を検出するための第２の
   比較回路とを具備し、前記先行するアクセス要求による
   処理の結果を前記先行するアクセス要求のアクセス要求
   元に対して通知し、前記結果により前記エラーが検出さ
   れた場合には前記障害アクセス情報保持回路へ前記アク
   セス要求により指定されたアクセスアドレスを保持し、
   前記第２の比較回路によシ前記少なくともアドレス情報
   の一致が得られなくなったことにより前記後続するアク
   セス要求の処理を再開させ、以後は前記障害アクセス情
   報保持回路が無効化されるまでは前記第２の比較回路が
   前記少なくともアドレス情報の一致を検出した場合に前
   記後続するアクセス要求のアクセス要求元へエラーの発
   生を通知するように構成したことを特徴とするバッファ
   メモリ装置。