JPS59132482A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59132482A JPS59132482A JP58007873A JP787383A JPS59132482A JP S59132482 A JPS59132482 A JP S59132482A JP 58007873 A JP58007873 A JP 58007873A JP 787383 A JP787383 A JP 787383A JP S59132482 A JPS59132482 A JP S59132482A
- Authority
- JP
- Japan
- Prior art keywords
- address
- task
- pointer
- bit
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はアドレス変換を行う情報処理装置に関する。
従来技術
アドレス変換を行う従来の情報処理装置では、走行する
プログラムの変化に応答してアドレス変換テーブルの変
化後のプログラムの使用５Ｔ能性エリアの全てをあらか
じめ書換えておかねばならない。このため多数のプログ
ラムが処理されるような場合には装置のオーバーヘッド
が増加するという欠点がある。
プログラムの変化に応答してアドレス変換テーブルの変
化後のプログラムの使用５Ｔ能性エリアの全てをあらか
じめ書換えておかねばならない。このため多数のプログ
ラムが処理されるような場合には装置のオーバーヘッド
が増加するという欠点がある。
発明の目的
本発明の目的は上述の欠点を除去するようにした情報処
理装置を提供することにある。
理装置を提供することにある。
発明の構成
発明の装置は、論理アドレス発生手段と、この論理アド
レス発生手段からの論理アドレスを物理アドレスに変換
するだめのアドレス変換記述子を格納するアドレス変換
テーブル手段と、対 アドレス境界を保持する一綜のアドレス境界格納手段と
、 前記アドレス境界格納手段の内容と該論理アドレス発生
手段からの論理アドレスとを比較する比較手段と、 アドレス境界格納手段により分割された二つの論理アド
レス空間毎に対応する二組のアドレスポインタ格納手段
と、 前記アドレス変換テーブル手段の各アドレス変換記述子
に対応してアドレスポインタを格納するアドレスポイン
タテーブル手段と、 前記二組のアドレスポインタ格納手段の内容を切換える
切換手段と、 この切換手段の出力とアドレスポインタテーブルの内容
とを比較する比較手段とを含むことを特徴とする。
レス発生手段からの論理アドレスを物理アドレスに変換
するだめのアドレス変換記述子を格納するアドレス変換
テーブル手段と、対 アドレス境界を保持する一綜のアドレス境界格納手段と
、 前記アドレス境界格納手段の内容と該論理アドレス発生
手段からの論理アドレスとを比較する比較手段と、 アドレス境界格納手段により分割された二つの論理アド
レス空間毎に対応する二組のアドレスポインタ格納手段
と、 前記アドレス変換テーブル手段の各アドレス変換記述子
に対応してアドレスポインタを格納するアドレスポイン
タテーブル手段と、 前記二組のアドレスポインタ格納手段の内容を切換える
切換手段と、 この切換手段の出力とアドレスポインタテーブルの内容
とを比較する比較手段とを含むことを特徴とする。
実施例の訝１明
図を参照すると、不発明の一実施例はアドレスレジスタ
１０．アドレス変換デープル１１．アドレスポインタテ
ーブル１２．システムアドレスポインタレジスタ１３．
タスクアドレスポインタレジスタ１４２選択回路１５．
タスクアドレス下限レジスタ１６．タスクアドレス上限
レジスタ１７゜判別回路１８．アドレス変換回路１９．
比較器２０゜および記述子要求回路２１を含む。
１０．アドレス変換デープル１１．アドレスポインタテ
ーブル１２．システムアドレスポインタレジスタ１３．
タスクアドレスポインタレジスタ１４２選択回路１５．
タスクアドレス下限レジスタ１６．タスクアドレス上限
レジスタ１７゜判別回路１８．アドレス変換回路１９．
比較器２０゜および記述子要求回路２１を含む。
次に本発明の一実施例の動作を詳細に説明する。
高位アドレスビット１０ａおよび低位アドレスビット１
０ｂからなる論理アドレスがアドレスレジスタ１０に格
納されている。
０ｂからなる論理アドレスがアドレスレジスタ１０に格
納されている。
物理アドレス空間は制御プログラムを格納しているシス
テム領域と、ユーザプログラムを格納しているタスク領
域とに分割されている。
テム領域と、ユーザプログラムを格納しているタスク領
域とに分割されている。
該システム領域、またはタスク領域に在駐するプログラ
ムは該プログラムをアクセスする場合に使用するアドレ
ス変換テーブルのオリジナルを格納するエリアケ持って
いる。
ムは該プログラムをアクセスする場合に使用するアドレ
ス変換テーブルのオリジナルを格納するエリアケ持って
いる。
該アドレス変換テーブル格納エリアの先頭帯地をＨ亥プ
ログラムのアドレスレジスタトｌｌ＋ぶ。
ログラムのアドレスレジスタトｌｌ＋ぶ。
前記アドレス変換テーブル１１の各記゛嵐位置には、ア
ドレス変換記述子が格納されて２す、前記アドレスポイ
ンタテーブル１２の各記憶位置には、前記アドレス変換
テーブル１１に格納されたアドレス変換記述子により使
用されるべきプログラムの持つアドレスポインタが格納
されている。
ドレス変換記述子が格納されて２す、前記アドレスポイ
ンタテーブル１２の各記憶位置には、前記アドレス変換
テーブル１１に格納されたアドレス変換記述子により使
用されるべきプログラムの持つアドレスポインタが格納
されている。
上記アドレス変換記述子およびアドレスポインタのアド
レス変換テーブル１１．アドレスポインタテーブル１２
に格納されている記憶位置は、高位アドレスビット１０
ａにより規定される。
レス変換テーブル１１．アドレスポインタテーブル１２
に格納されている記憶位置は、高位アドレスビット１０
ａにより規定される。
前記システムアドレスポインタレジスタ１３には現在処
理中のシステム領域のプログラムのアドレスポインタが
格納されている。
理中のシステム領域のプログラムのアドレスポインタが
格納されている。
前記タスクアドレスポインタレジスタ１４には現在処理
中のタスク領域のプログラムのアドレスポインタが格納
されている。
中のタスク領域のプログラムのアドレスポインタが格納
されている。
前記タスクアドレス下限レジスタ１６およびタスクアド
レス上限レジスタ１７にはそれぞれ現在処理中のタスク
領域のプログラムが論理アドレス空間内で、占有してい
る高位アドレスビットのＦ限値と上限値とか格納さＩｔ
ている。
レス上限レジスタ１７にはそれぞれ現在処理中のタスク
領域のプログラムが論理アドレス空間内で、占有してい
る高位アドレスビットのＦ限値と上限値とか格納さＩｔ
ている。
前記判別回路１８は該高位アドレスピッ）１０ａとタス
クアドレス下限レジスタ１６から読出されたタスクアド
レス下限１６ａとを比較し、また高位アドレスビット１
０ａとタスクアドレス上限レジスタ１７から読出された
タスクアドレス上限１７ａとを比較し、高位アドレスビ
ット１０ａがタスクアドレス下限１６２以上でかつタス
クアドレス上限１７８以下であるとき、アドレスポイン
タ選択信号線１８ａを“１°にする。
クアドレス下限レジスタ１６から読出されたタスクアド
レス下限１６ａとを比較し、また高位アドレスビット１
０ａとタスクアドレス上限レジスタ１７から読出された
タスクアドレス上限１７ａとを比較し、高位アドレスビ
ット１０ａがタスクアドレス下限１６２以上でかつタス
クアドレス上限１７８以下であるとき、アドレスポイン
タ選択信号線１８ａを“１°にする。
前記選択回路１５は、アドレスポインタ選択信号線１８
ａのＩｌｌに応答して、タスクアドレスポインタｊ３ａ
を選択してアドレスポインタ１５ 、ａを出力する。
ａのＩｌｌに応答して、タスクアドレスポインタｊ３ａ
を選択してアドレスポインタ１５ 、ａを出力する。
高位アドレスビット１０ａによりアドレスポインタテー
ブル１２から読出されたアドレスポインタは、該アドレ
スポインタ１５ａと比較器２０により比較される。前記
比較器２０は、両アドレスポインタの一致に応答して＆
１２０ａ業介してアドレス変換回路１９に一致信号を与
え、不一致に応答して、庫２０ｂを介して記述子要求回
路２１に不一致信号を与える。
ブル１２から読出されたアドレスポインタは、該アドレ
スポインタ１５ａと比較器２０により比較される。前記
比較器２０は、両アドレスポインタの一致に応答して＆
１２０ａ業介してアドレス変換回路１９に一致信号を与
え、不一致に応答して、庫２０ｂを介して記述子要求回
路２１に不一致信号を与える。
前記記述子要求回路２１は、比較器２０からの不一致信
号の受信に応答して、高位アドレスビット１０ａとアド
レスポインタ１５ａとにもとづいてアドレス変換記述子
が在存するメインストレージ上の物理アドレスを生成し
主記憶（図ボせず）に与える。このアドレスの指示によ
りアドレス変換記述子が主記憶から読み出される。主記
憶から読み出されたアドレス変換記述子は線１１ａを介
してアドレス変換テーブル１１の高位アドレスピッ）１
０ａによって規定される記憶位置に書込まれる。また、
アドレスポインタ１５ａがアドレスポインタテーブル１
２の高位アドレスピッ）１０ａにより規定される記憶位
置に書込まれ、これにより比較器２０は線２０ａを介し
てアドレス変換回路１９に一致信号を与える。
号の受信に応答して、高位アドレスビット１０ａとアド
レスポインタ１５ａとにもとづいてアドレス変換記述子
が在存するメインストレージ上の物理アドレスを生成し
主記憶（図ボせず）に与える。このアドレスの指示によ
りアドレス変換記述子が主記憶から読み出される。主記
憶から読み出されたアドレス変換記述子は線１１ａを介
してアドレス変換テーブル１１の高位アドレスピッ）１
０ａによって規定される記憶位置に書込まれる。また、
アドレスポインタ１５ａがアドレスポインタテーブル１
２の高位アドレスピッ）１０ａにより規定される記憶位
置に書込まれ、これにより比較器２０は線２０ａを介し
てアドレス変換回路１９に一致信号を与える。
前記アドレス変換回路１９は、比較器２０からの一致信
号の受信に応答して低位アドレスピット１０ｂと、アド
レス変換テーブル１１から読み出されたアドレス変換記
述子とにもとついて、物理アドレスを生成し、一連のア
ドレス変換全終了する。
号の受信に応答して低位アドレスピット１０ｂと、アド
レス変換テーブル１１から読み出されたアドレス変換記
述子とにもとついて、物理アドレスを生成し、一連のア
ドレス変換全終了する。
以上の動作により、一度書換えられたアドレス変換記述
子はシステムアドレスポインタ１３．タスクアドレスポ
インタ１４．タスクアドレス下限レジスタ１６．および
タスクアドレス上限レジスタ１７の内容が変化しない限
り、次のアクセスからは有効となる。
子はシステムアドレスポインタ１３．タスクアドレスポ
インタ１４．タスクアドレス下限レジスタ１６．および
タスクアドレス上限レジスタ１７の内容が変化しない限
り、次のアクセスからは有効となる。
発明の効果
本発明には、制御プログラムとユーザプログラムとの間
のプログラムの切換に際しては事前のアドレス変換テー
ブルの操作は全く不要であり、かつ、制御プログラム同
志およびユーザプログラム同志のプログラムの切換えも
容易に行えるという効果がある。
のプログラムの切換に際しては事前のアドレス変換テー
ブルの操作は全く不要であり、かつ、制御プログラム同
志およびユーザプログラム同志のプログラムの切換えも
容易に行えるという効果がある。
図は本発明の一実施例を示す図である。
Claims (1)
- 【特許請求の範囲】 論理アドレス発生手段と、 この論理アドレス発生手段からの論理アドレスを物理ア
ドレスに変換するためのアドレス変換記述子を格納する
アドレス変換テーブル手段と、ガ アドレス境界を保持する一絡のアドレス境界格納手段と
、 前記アドレス境界格納手段からのアドレス境界と該論理
アドレス発生手段からの論理アドレスとを比較する比較
手段と。 アドレス境界格納手段′により分割された複数の論理ア
ドレス空間毎に対応する複数のアドレスポインタ格納手
段と、 前記アドレス変換テーブル手段の各アドレス変換記述子
に対応してアドレスポインタを格納するアドレスポイン
タテーブル手段と。 前記複数のアドレスポインタ格納手段の出力内容を切換
える切換手段と、 この切換手段の出力とアドレスポインタテーブル手段の
内容とを比較する比較手段とを含むことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007873A JPS59132482A (ja) | 1983-01-20 | 1983-01-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007873A JPS59132482A (ja) | 1983-01-20 | 1983-01-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132482A true JPS59132482A (ja) | 1984-07-30 |
| JPH0479020B2 JPH0479020B2 (ja) | 1992-12-14 |
Family
ID=11677741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007873A Granted JPS59132482A (ja) | 1983-01-20 | 1983-01-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132482A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532296A (en) * | 1976-06-23 | 1978-01-11 | Ralston Purina Co | Method of artificial fertilization of prawns |
| JPS56163571A (en) * | 1980-05-19 | 1981-12-16 | Hitachi Ltd | Address converting system |
-
1983
- 1983-01-20 JP JP58007873A patent/JPS59132482A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS532296A (en) * | 1976-06-23 | 1978-01-11 | Ralston Purina Co | Method of artificial fertilization of prawns |
| JPS56163571A (en) * | 1980-05-19 | 1981-12-16 | Hitachi Ltd | Address converting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479020B2 (ja) | 1992-12-14 |
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