JPS5913768B2 - チャネル転送制御方式 - Google Patents
チャネル転送制御方式Info
- Publication number
- JPS5913768B2 JPS5913768B2 JP54040715A JP4071579A JPS5913768B2 JP S5913768 B2 JPS5913768 B2 JP S5913768B2 JP 54040715 A JP54040715 A JP 54040715A JP 4071579 A JP4071579 A JP 4071579A JP S5913768 B2 JPS5913768 B2 JP S5913768B2
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- JP
- Japan
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- data
- channel
- transfer
- byte
- control device
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、チャネル転送制御方式、特にマルチプレクサ
を介して例えば通信制御装置の如き制御装置が接続され
てバースト・モードでデータ送受を行なうようなシステ
ムにおいて、バースト・モードで転送するデータ・バイ
トの個数をシステムの状態および／または規模にあわせ
て可変にセットし得るようにし、最適なスルー・フット
を定めるようにしたチャネル転送制御方式に関するもの
である。
を介して例えば通信制御装置の如き制御装置が接続され
てバースト・モードでデータ送受を行なうようなシステ
ムにおいて、バースト・モードで転送するデータ・バイ
トの個数をシステムの状態および／または規模にあわせ
て可変にセットし得るようにし、最適なスルー・フット
を定めるようにしたチャネル転送制御方式に関するもの
である。
例えば通信制御装置のようにメッセージ・バッファ方式
の制御装置は、マルチプレクサ・チャネルに接続され、
該チャネルを経由して比較的大量のデータを送受する。
の制御装置は、マルチプレクサ・チャネルに接続され、
該チャネルを経由して比較的大量のデータを送受する。
この種の制御装置は一般にブロック・マルチプレクサ・
チャネルに接続されることが多いが、システム規模が小
さい場合や高いスループットを要求されない場合にはバ
イト・マルチプレクサ・チャネルに接続されることも多
い。後者の場合には、上記制御装置とマルチプレクサ・
チャネルとの間のデータ転送に関して、次のような条件
から最適なスループットを定める必要がある。即ち、＾
マルチプレクサ・チャネルＭＸＣの転送能力、（２）
当該マルチプレクサ・チャネルに接続される他の入出力
機器によるチャネル占有の度合、Ｃ）当該他の入出力機
器のために許容できる最大持ち時間、０Ｉｌｉｌ獅装置
例えば通信制御装置が要求するスループットの条件、な
どから最適なスループットを定める必要がある。
チャネルに接続されることが多いが、システム規模が小
さい場合や高いスループットを要求されない場合にはバ
イト・マルチプレクサ・チャネルに接続されることも多
い。後者の場合には、上記制御装置とマルチプレクサ・
チャネルとの間のデータ転送に関して、次のような条件
から最適なスループットを定める必要がある。即ち、＾
マルチプレクサ・チャネルＭＸＣの転送能力、（２）
当該マルチプレクサ・チャネルに接続される他の入出力
機器によるチャネル占有の度合、Ｃ）当該他の入出力機
器のために許容できる最大持ち時間、０Ｉｌｉｌ獅装置
例えば通信制御装置が要求するスループットの条件、な
どから最適なスループットを定める必要がある。
一般に、マルチプレクサ・チャネルとのデータ送受に当
つては複数バイトのローカル・バーストによる転送を行
なうことがスループットの面から好ましい。しかし一方
当該マルチプレクサ・チャネルに他の入出力機器が接続
されていてその入出力機器がオーバランを生じる可能性
をもつ場合には、上記ローカル・バーストにもとづくチ
ャネル保留時間を短かくする必要がある。本発明は上記
の点を解決することを目的としており、本発明のチヤネ
ル転送制御方式は、ホスト・・データ処理装置に対して
バイト・マルチプレクサ・チヤネルを介して接続されて
なり、かつ制御装置が上記バイト・マルチプレクサ・チ
ヤネルに対してバースト・モードで複数バイト分のデー
タの転送バイト数をデータ転送用カウンタにセツトして
１バイト分転送毎に減算しつつ当該データを送受すると
共に、当該送受を行なうべく当該制御装置内のメモリを
ｌ回あるいは複数回アクセスするよう構成された制御装
置において、上記複数バイト分のデータの転送に際して
上記メモリをアクセスする回数をカウントするアクセス
回数カウンタをもうけ、上記バースト・モードで送受す
る１回毎のデータ転送時間の最大値を上記カウンタの内
容にもとづいて決定するよう構成したことを特徴として
いる。
つては複数バイトのローカル・バーストによる転送を行
なうことがスループットの面から好ましい。しかし一方
当該マルチプレクサ・チャネルに他の入出力機器が接続
されていてその入出力機器がオーバランを生じる可能性
をもつ場合には、上記ローカル・バーストにもとづくチ
ャネル保留時間を短かくする必要がある。本発明は上記
の点を解決することを目的としており、本発明のチヤネ
ル転送制御方式は、ホスト・・データ処理装置に対して
バイト・マルチプレクサ・チヤネルを介して接続されて
なり、かつ制御装置が上記バイト・マルチプレクサ・チ
ヤネルに対してバースト・モードで複数バイト分のデー
タの転送バイト数をデータ転送用カウンタにセツトして
１バイト分転送毎に減算しつつ当該データを送受すると
共に、当該送受を行なうべく当該制御装置内のメモリを
ｌ回あるいは複数回アクセスするよう構成された制御装
置において、上記複数バイト分のデータの転送に際して
上記メモリをアクセスする回数をカウントするアクセス
回数カウンタをもうけ、上記バースト・モードで送受す
る１回毎のデータ転送時間の最大値を上記カウンタの内
容にもとづいて決定するよう構成したことを特徴として
いる。
以下図面を参照しつつ説明する。第１図は本発明が適用
される一実施例システム、第２図は本発明の一実施例構
成を示す。第１図において、１は通信匍脚装置、２はマ
ルチプレクサ・チヤネル、ＣＰＵはホスト・データ処理
装置、３は回線走査部、４は中央制御部、５はメモリで
あつて通信匍脚プログラムや送受信データを格納するも
の、６はチヤネル・アダプタであつてマルチプレクサ・
チヤネル２とメモリ５との間のデータ転送を制御するも
のを表わしている。
される一実施例システム、第２図は本発明の一実施例構
成を示す。第１図において、１は通信匍脚装置、２はマ
ルチプレクサ・チヤネル、ＣＰＵはホスト・データ処理
装置、３は回線走査部、４は中央制御部、５はメモリで
あつて通信匍脚プログラムや送受信データを格納するも
の、６はチヤネル・アダプタであつてマルチプレクサ・
チヤネル２とメモリ５との間のデータ転送を制御するも
のを表わしている。
また第２図において、符号４，５，６は第１図に対応し
、７はサイクル・スチール・アドレス・レジスタであつ
てチヤネル・アダプタ６がサイクル・スチールによつて
メモリ５をアクセスするためのアドレス情報がセツトさ
れるもの、８はデータ・バツフア・レジスタであつて上
記マルチプレクサ・チヤネル２とメモリ５との間の転送
データが一時保持されるもの、９はデータ転送用カウン
タであつて転送データのバイト数をカウントするもの、
１０はオペレーシヨナル・イン・ラツチであつて該ラツ
チがセツト状態にある期間に通信制御装置１とマルチプ
レクサ・チヤネル２との間の交信ルートが保持されるも
の、１１，１２はアクセス回数カウンタであつて一緒に
なつて４進カウンタを構成するもの、１３はバースト・
モード転送回数設定部、１４，１５，１６は夫々アンド
回路１７，１８，１９は夫々オア回路を表わしている。
例えば通信制御装置１からホスト・データ処理装置ＣＰ
Ｕ側にデータを転送する場合、周知の如くオペレーシヨ
ナル●イン●ラツチ１０がセツトされてマルチプレクサ
・チヤネル２と通信制御装置１との間の交信ルートが確
保され、チヤネル・アダプタ６はアドレス・レジスタ７
の内容によつてメモリ５に対してサイクル・スチールに
よつてリードｚアクセスを行なう。これによつて図示の
場合メモリ５側から２バイト分のデータが１度に読出さ
れ、オア回路１７をへてデータ・バツフア・レジスタ８
にセツトされる。そして１バイト分ずつチヤネル・バス
・インによつてホスト・データ処理装置側に転送される
。該１バイト分の転送が行なわれると、カウンタ９の内
容が−１される。即ち、予め該カウンタ９にセツトされ
た転送バイト数に等しいバイト数分を最終的に転送し得
るようにされる。データ・バツフア・レジスタ８上に上
記の如く２バイト分のデータが読出されると、アドレス
・レジスタ７の内容は＋２され、再びサイクル・スチー
ルによつてメモリ５にリード・アクセスを行なう。逆に
ホスト・データ処理装置ＣＰＵ側から通信制御装置１側
にデータを転送する場合、やはりオペレーシヨナル・イ
ン・ラツチ１０がセツトされている状態で、チヤネル・
バス・アウトによつてホスト・データ処理装置ＣＰＵ側
から１バイト分ずつデータが転送されてデータ・バツフ
ア・レジスタ８にセツトされる。
、７はサイクル・スチール・アドレス・レジスタであつ
てチヤネル・アダプタ６がサイクル・スチールによつて
メモリ５をアクセスするためのアドレス情報がセツトさ
れるもの、８はデータ・バツフア・レジスタであつて上
記マルチプレクサ・チヤネル２とメモリ５との間の転送
データが一時保持されるもの、９はデータ転送用カウン
タであつて転送データのバイト数をカウントするもの、
１０はオペレーシヨナル・イン・ラツチであつて該ラツ
チがセツト状態にある期間に通信制御装置１とマルチプ
レクサ・チヤネル２との間の交信ルートが保持されるも
の、１１，１２はアクセス回数カウンタであつて一緒に
なつて４進カウンタを構成するもの、１３はバースト・
モード転送回数設定部、１４，１５，１６は夫々アンド
回路１７，１８，１９は夫々オア回路を表わしている。
例えば通信制御装置１からホスト・データ処理装置ＣＰ
Ｕ側にデータを転送する場合、周知の如くオペレーシヨ
ナル●イン●ラツチ１０がセツトされてマルチプレクサ
・チヤネル２と通信制御装置１との間の交信ルートが確
保され、チヤネル・アダプタ６はアドレス・レジスタ７
の内容によつてメモリ５に対してサイクル・スチールに
よつてリードｚアクセスを行なう。これによつて図示の
場合メモリ５側から２バイト分のデータが１度に読出さ
れ、オア回路１７をへてデータ・バツフア・レジスタ８
にセツトされる。そして１バイト分ずつチヤネル・バス
・インによつてホスト・データ処理装置側に転送される
。該１バイト分の転送が行なわれると、カウンタ９の内
容が−１される。即ち、予め該カウンタ９にセツトされ
た転送バイト数に等しいバイト数分を最終的に転送し得
るようにされる。データ・バツフア・レジスタ８上に上
記の如く２バイト分のデータが読出されると、アドレス
・レジスタ７の内容は＋２され、再びサイクル・スチー
ルによつてメモリ５にリード・アクセスを行なう。逆に
ホスト・データ処理装置ＣＰＵ側から通信制御装置１側
にデータを転送する場合、やはりオペレーシヨナル・イ
ン・ラツチ１０がセツトされている状態で、チヤネル・
バス・アウトによつてホスト・データ処理装置ＣＰＵ側
から１バイト分ずつデータが転送されてデータ・バツフ
ア・レジスタ８にセツトされる。
このとき、やはり予め与えられたバイト数分のデータを
最終的に転送し得るように管理するために、カウンタ９
の内容が−１される。データ・バツフア・レジスタ８に
セツトされたデータは、サイクル・スチール・アドレス
タ７の内容によつてメモリ５に対してライト・アクセス
を行なう。そして２バイト分ずつメモリ５の所定番地に
ストアする。勿論該データは回線側に送出される。通信
制御装置１とホスト・データ処理装置ＣＰＵ側との間の
データ転送に当つては上記の如く処理されるが、本願明
細書冒頭に述べた如く、スループツトを向上するために
はバースト・モードでデータ転送を行なうことが望まし
く、その間オペレーシヨナル・イン・ラツチ１０はセツ
ト状態に保たれ、マルチプレクサ・チヤネル２は通信制
御装置１のために占有されることになる。
最終的に転送し得るように管理するために、カウンタ９
の内容が−１される。データ・バツフア・レジスタ８に
セツトされたデータは、サイクル・スチール・アドレス
タ７の内容によつてメモリ５に対してライト・アクセス
を行なう。そして２バイト分ずつメモリ５の所定番地に
ストアする。勿論該データは回線側に送出される。通信
制御装置１とホスト・データ処理装置ＣＰＵ側との間の
データ転送に当つては上記の如く処理されるが、本願明
細書冒頭に述べた如く、スループツトを向上するために
はバースト・モードでデータ転送を行なうことが望まし
く、その間オペレーシヨナル・イン・ラツチ１０はセツ
ト状態に保たれ、マルチプレクサ・チヤネル２は通信制
御装置１のために占有されることになる。
したがつて、マルチプレクサ・チヤネル２に他の入出力
機器が接続されている場合、当該他の入出力機器とホス
ト・データ処理装置側とのデータ転送は禁示される。こ
のために、場合によつては、当該他の入出力機器側にお
いてオーバランを生じる。本発明の場合、上記バースト
・モードによつてデータ転送を行なうに当つて、システ
ムの態様にあわせて上記マルチプレクサ・チヤネル２を
占有する時間を設定し得るようにしている。図示の場合
には、２バイト・バーストの場合と８バイト・バースト
の場合とを選択できる構成として示されている。なお上
記例えば２バイト・バーストの場合と８バイト・バース
トの喝合とのいずれを選択するかは、システムのオーバ
ランが生じないことを条件として決定され、第２図図示
の場合には２バイト・バースト指示が予め与えられてい
るとき、オア回路１９がオン状態に保たれる。８バイト
・バーストを行なう場合、データ転送開始時にメモリ５
が１回アクセスされることによつてアクセス回数カウン
タ１１，１２がりセツトされ、チヤネル・アダプタ６が
メモリ５に対してアクセスを行なう都度アンド回路１４
を介してアクセス回数カウンタ１１，１２に対してクロ
ツクが供給される。
機器が接続されている場合、当該他の入出力機器とホス
ト・データ処理装置側とのデータ転送は禁示される。こ
のために、場合によつては、当該他の入出力機器側にお
いてオーバランを生じる。本発明の場合、上記バースト
・モードによつてデータ転送を行なうに当つて、システ
ムの態様にあわせて上記マルチプレクサ・チヤネル２を
占有する時間を設定し得るようにしている。図示の場合
には、２バイト・バーストの場合と８バイト・バースト
の場合とを選択できる構成として示されている。なお上
記例えば２バイト・バーストの場合と８バイト・バース
トの喝合とのいずれを選択するかは、システムのオーバ
ランが生じないことを条件として決定され、第２図図示
の場合には２バイト・バースト指示が予め与えられてい
るとき、オア回路１９がオン状態に保たれる。８バイト
・バーストを行なう場合、データ転送開始時にメモリ５
が１回アクセスされることによつてアクセス回数カウン
タ１１，１２がりセツトされ、チヤネル・アダプタ６が
メモリ５に対してアクセスを行なう都度アンド回路１４
を介してアクセス回数カウンタ１１，１２に対してクロ
ツクが供給される。
図示の場合、メモリ・アクセスが４回行なわれたとき、
アンド回路１５がオンされる。そしてこの状態のもとで
、データ・バツフア・レジスタ８とホスト．データ処理
装置側との間で２バイトを１区切りとしたデータ転送（
１バイト分ずつ２回）が終了したときアンド回路１６が
オンされて、オペレーシヨナル・イン・ラツチ１０がり
セツトされる。即ち、通信制御装置１によるマルチプレ
クサ・チヤネル２の占有が一旦解除され、他の入出機器
によるデータ転送を許容するようにする。勿論、上記８
バイト・バーストによるデータ転送を行なつている間に
、図示「２バイトバースト指示」信号が論理「１」とさ
れると、当該時点以降において上記１区切りのデータ転
送が終了したときにアンド回路１６がオンされ、オペレ
ーシヨナル・イン・ラツチ１０がりセツトされる。この
ため、必要に応じて２バイト・バーストによるデータ転
送を行なうに当つては、図示「２バイト・バースト指示
」信号を論理「１」にしておけば足りる。なお、バース
ト・モード転送回数設定部１３の構成は図示の場合に限
られるものではなく、手動セツトによりあるいはプログ
ラム・セツトによつて任意のバイト数分のバーストを指
示できるよう構成することは任意である。以上説明した
如く、本発明によれば、バースト・モード転送によるマ
ルチプレクサ・チヤネルの占有時間をシステムの態様に
合わせて任意に設定できる。
アンド回路１５がオンされる。そしてこの状態のもとで
、データ・バツフア・レジスタ８とホスト．データ処理
装置側との間で２バイトを１区切りとしたデータ転送（
１バイト分ずつ２回）が終了したときアンド回路１６が
オンされて、オペレーシヨナル・イン・ラツチ１０がり
セツトされる。即ち、通信制御装置１によるマルチプレ
クサ・チヤネル２の占有が一旦解除され、他の入出機器
によるデータ転送を許容するようにする。勿論、上記８
バイト・バーストによるデータ転送を行なつている間に
、図示「２バイトバースト指示」信号が論理「１」とさ
れると、当該時点以降において上記１区切りのデータ転
送が終了したときにアンド回路１６がオンされ、オペレ
ーシヨナル・イン・ラツチ１０がりセツトされる。この
ため、必要に応じて２バイト・バーストによるデータ転
送を行なうに当つては、図示「２バイト・バースト指示
」信号を論理「１」にしておけば足りる。なお、バース
ト・モード転送回数設定部１３の構成は図示の場合に限
られるものではなく、手動セツトによりあるいはプログ
ラム・セツトによつて任意のバイト数分のバーストを指
示できるよう構成することは任意である。以上説明した
如く、本発明によれば、バースト・モード転送によるマ
ルチプレクサ・チヤネルの占有時間をシステムの態様に
合わせて任意に設定できる。
このために、非所望なオーバランを生じる危険性を未然
に防止できる。
に防止できる。
第１図は本発明が適用される一実施例システム、第２図
は本発明の一実施例構成を示す。 図中、１は通信匍脚装置、２はマルチプレクサ・チヤネ
ル、ＣＰＵはホスト・データ処理装置、４は中央匍脚部
、５はメモリ、６はチヤネル・アダプタ、７はサイクル
・スチール・アドレス・レジスタ、８はデータ・バツフ
ア・レジスタ、９はデータ転送用カウンタ、１０はオペ
レーシヨナル・イン・ラツチ、１１，１２はアクセス回
数カウンタ、１３はバースト・モード転送回数設定部を
表わす。
は本発明の一実施例構成を示す。 図中、１は通信匍脚装置、２はマルチプレクサ・チヤネ
ル、ＣＰＵはホスト・データ処理装置、４は中央匍脚部
、５はメモリ、６はチヤネル・アダプタ、７はサイクル
・スチール・アドレス・レジスタ、８はデータ・バツフ
ア・レジスタ、９はデータ転送用カウンタ、１０はオペ
レーシヨナル・イン・ラツチ、１１，１２はアクセス回
数カウンタ、１３はバースト・モード転送回数設定部を
表わす。
Claims (1)
- １ ホスト・データ処理装置に対してバイト・マルチプ
レクサ・チャネルを介して接続されてなり、かつ制御装
置が上記バイト・マルチプレクサ・チャネルに対してバ
ースト・モードで複数バイト分のデータの転送バイト数
をデータ転送用カウンタにセットして１バイト分転送毎
に減算しつつ当該データを送受すると共に、当該送受を
行なうべく当該制御装置内のメモリを１回あるいは複数
回アクセスするよう構成された制御装置において、上記
複数バイト分のデータの転送に際して上記メモリをアク
セスする回数をカウントするアクセス回数カウンタをも
うけ、上記バースト・モードで送受する１回毎のデータ
転送時間の最大値を上記カウンタの内容にもとづいて決
定するよう構成したことを特徴とするチャネル転送制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54040715A JPS5913768B2 (ja) | 1979-04-04 | 1979-04-04 | チャネル転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54040715A JPS5913768B2 (ja) | 1979-04-04 | 1979-04-04 | チャネル転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55134435A JPS55134435A (en) | 1980-10-20 |
| JPS5913768B2 true JPS5913768B2 (ja) | 1984-03-31 |
Family
ID=12588272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54040715A Expired JPS5913768B2 (ja) | 1979-04-04 | 1979-04-04 | チャネル転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913768B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182261A (ja) * | 1984-09-11 | 1986-04-25 | Fujitsu Ltd | 入出力システム |
| JPS61190623A (ja) * | 1985-02-19 | 1986-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置のコントロ−ラ |
| US7107365B1 (en) | 2002-06-25 | 2006-09-12 | Cypress Semiconductor Corp. | Early detection and grant, an arbitration scheme for single transfers on AMBA advanced high-performance bus |
-
1979
- 1979-04-04 JP JP54040715A patent/JPS5913768B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55134435A (en) | 1980-10-20 |
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