JPS5914060A - メモリバンク切換回路 - Google Patents
メモリバンク切換回路Info
- Publication number
- JPS5914060A JPS5914060A JP57123172A JP12317282A JPS5914060A JP S5914060 A JPS5914060 A JP S5914060A JP 57123172 A JP57123172 A JP 57123172A JP 12317282 A JP12317282 A JP 12317282A JP S5914060 A JPS5914060 A JP S5914060A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bank
- latch
- call
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明けＣＰＵに接続される複数個のメ七すバシクを切
り換えるためのメモリバンク切換回路に関するものであ
る。
り換えるためのメモリバンク切換回路に関するものであ
る。
一般にプログラム記憶式のコンピュータはＣＰＵが実行
するプ０タラムをＲＯＭまたｔｒｉ ＲＡ、 Ｍのよう
なメｔりに予め記憶させておき、ＣＰＵ内部のづ０ジラ
ムカウシタの初期価を実行開始アドレスに設定して、以
下プＯクラムカウシタの伽を順次カウントアラプして行
き、づ０ジうムカウシタに記憶されたアドレスに誉き込
まれている命令をメｔりからＣＰＵ内に読み込んで各命
令を逐次実行して行くように構成されている。
するプ０タラムをＲＯＭまたｔｒｉ ＲＡ、 Ｍのよう
なメｔりに予め記憶させておき、ＣＰＵ内部のづ０ジラ
ムカウシタの初期価を実行開始アドレスに設定して、以
下プＯクラムカウシタの伽を順次カウントアラプして行
き、づ０ジうムカウシタに記憶されたアドレスに誉き込
まれている命令をメｔりからＣＰＵ内に読み込んで各命
令を逐次実行して行くように構成されている。
しかるにＣＰＵが直接アクセスできるメ七り空間の大き
さは、例えば８しアトＣＰＵの場合には、００００査地
からＦ Ｆ ＦＦ番地までの６４にバイトしかなく、多
量のデータや′：５ｏクラムを同時ＫＣＰＵから読み出
す必要があるときには、メｔり空間が不足するという問
題があった。そこで従来から、ＣＰＵに複数個のメｔリ
バシクを接続して、各メｔリバシクを適宜切り換えて使
用することにより、ＣＰＵから直接アクセスできるメｔ
り空間を拡彊する方式が胎発されている。
さは、例えば８しアトＣＰＵの場合には、００００査地
からＦ Ｆ ＦＦ番地までの６４にバイトしかなく、多
量のデータや′：５ｏクラムを同時ＫＣＰＵから読み出
す必要があるときには、メｔり空間が不足するという問
題があった。そこで従来から、ＣＰＵに複数個のメｔリ
バシクを接続して、各メｔリバシクを適宜切り換えて使
用することにより、ＣＰＵから直接アクセスできるメｔ
り空間を拡彊する方式が胎発されている。
第１図はかかる従来のメｔリバシク切候方式の！Ｉノ作
を示すものである。同図においてｆｌ＋は第１のメｔリ
バシク、（２ｊは第２のメモリバンクを示しており、そ
れぞれ００００査地からＦ Ｆ Ｆ’ Ｆ番地までの６
４にバイトの大きさを有している。たたし、第１のメモ
リバンクｆｉ＋の共通エリア（１人）に相当する部分は
、第２のメｔリバシクｆ２１では空きエリア（２人）と
なっている。しかしてこの第１図従来例の動作を説明す
ると、メモリバンクｉｌ＋の゛づ０ジラム１を処理して
いるときに、そこからメモリバンク（２）の″′ｊｏジ
ラム２をガづルーチンとしてコールしたいときには、ま
ず制御を共通エリア（１人）に移して・メモリバンク（
１）からメｔリバシク（２）にバンクアトレスの切り換
えを行なって、共通エリア（ＩＡ）からメｔリバシク（
２）の″ｊｏクラム２をコールする。このｊｏジラム２
の処理が終ると、共通エリア（ＩＡ）に制御が戻り、メ
ｔリバシク（２）からメｔリバシク（１）にバンクアド
レスの切り換えを行なった後、″ｊＯジラムｌに復帰す
る。第１図従来例にあっては以上のような手順を必要と
するものであるから、バンクアドレスを切り換えるため
のプロクラムを誉き込んだ共通エリア（１人）を必ず設
ける必要があり、メｔリバシクの切換操作が繁雑であり
、またこの共通エリア（ＩＡ）とアドレスがｌなる部分
においては他のメｔリバシク（２１は空きエリア（２人
）となるために、メｔり空間の使用効率が悪いという問
題があった。
を示すものである。同図においてｆｌ＋は第１のメｔリ
バシク、（２ｊは第２のメモリバンクを示しており、そ
れぞれ００００査地からＦ Ｆ Ｆ’ Ｆ番地までの６
４にバイトの大きさを有している。たたし、第１のメモ
リバンクｆｉ＋の共通エリア（１人）に相当する部分は
、第２のメｔリバシクｆ２１では空きエリア（２人）と
なっている。しかしてこの第１図従来例の動作を説明す
ると、メモリバンクｉｌ＋の゛づ０ジラム１を処理して
いるときに、そこからメモリバンク（２）の″′ｊｏジ
ラム２をガづルーチンとしてコールしたいときには、ま
ず制御を共通エリア（１人）に移して・メモリバンク（
１）からメｔリバシク（２）にバンクアトレスの切り換
えを行なって、共通エリア（ＩＡ）からメｔリバシク（
２）の″ｊｏクラム２をコールする。このｊｏジラム２
の処理が終ると、共通エリア（ＩＡ）に制御が戻り、メ
ｔリバシク（２）からメｔリバシク（１）にバンクアド
レスの切り換えを行なった後、″ｊＯジラムｌに復帰す
る。第１図従来例にあっては以上のような手順を必要と
するものであるから、バンクアドレスを切り換えるため
のプロクラムを誉き込んだ共通エリア（１人）を必ず設
ける必要があり、メｔリバシクの切換操作が繁雑であり
、またこの共通エリア（ＩＡ）とアドレスがｌなる部分
においては他のメｔリバシク（２１は空きエリア（２人
）となるために、メｔり空間の使用効率が悪いという問
題があった。
本発明は従来例のこのような問題点を解決するために為
されたものであり、他のメｔリバシクの″ｊＯクラムを
］−ルすることにより、自動的にメｔリパシクの切換え
を行ない得るようにしたメ七りバンク切換回路を提供す
ることを目的とするものである。
されたものであり、他のメｔリバシクの″ｊＯクラムを
］−ルすることにより、自動的にメｔリパシクの切換え
を行ない得るようにしたメ七りバンク切換回路を提供す
ることを目的とするものである。
以下本発明の構成を図示実施例について説明する。第２
図は本発明のメモリバンク切換回路囚を用いたマイクロ
コシピユータシステムの全体構成を示している。同図に
おいて、■）はＣＰＵ、（Ｃ）はＲＯＭ、（６）はＩ１
０ホード、（６）は外部機器である。
図は本発明のメモリバンク切換回路囚を用いたマイクロ
コシピユータシステムの全体構成を示している。同図に
おいて、■）はＣＰＵ、（Ｃ）はＲＯＭ、（６）はＩ１
０ホード、（６）は外部機器である。
ＣＰ Ｕ （Ｂ）と各周辺機器とはアトしスパス輌、デ
ータバス（５）およびコシトロールバス（１′０を介し
て接続されている。鵠はメｔリバシク（Ｍｅ）〜（Ｍ７
）を切換えるためのバンクアドレス線である。第３図は
メモリバンク切換回路（８）のプ０ウク回路図を示すも
のである。同図において、（３ｊはサブルーチンコール
命令検出回路、（４）はリターシ命令検出回路であり、
ＣＰＵ（Ｂ）がメｔりから命令を読み出すときに出力さ
れるＭＩ倍信号Ｈのときに検出動作を行なうようになっ
ている。まず、サブルーチンコール命令検出回路（３）
がデータバス（５）からりブルーチンコール命令を検出
したときには、フリップフロツーｆｆ ＋８１がセット
され、その出力ＱがＨになる。次にＣＰＵ（Ｂ）がりづ
ルーチンのコール番地の下位をメモリから読み込むので
、このメモリリード信号とフリッづつ０ツー５ （６１
のＱ出力とが共にＨであるタイミンクにコール番地下位
がデータバス（６＋からコール番地下位ラッチ（７）に
入力される。コール番地下位ラッチ（７）がラッチ動作
すると、フリップフロツーｊ（８；がセ・シトされ、そ
の出力ＱがＨになる。したがってＣＰＵ（Ｂ）が勺づル
ーチンのコール番地の上位をメｔりから読み込むときに
は、メモリリード信号とフリップフ０ツづ（７）のＱ出
力とが共にＨであるために、コール番地の上位がデータ
バス（５）からコール番地上位ラッチ（９）に入力され
る。このとき、コール番地下位ラッチ（７）はすでにデ
ータをう゛シチ済であるのでラッチ動作はしない。コー
ル番地上位ラッチ（９）のラッチ動作が終ると、つりツ
ー５２ｏツづ＋６１ ＋８；は共にりセットされ、その
出力Ｑは共にＬとなる。
ータバス（５）およびコシトロールバス（１′０を介し
て接続されている。鵠はメｔリバシク（Ｍｅ）〜（Ｍ７
）を切換えるためのバンクアドレス線である。第３図は
メモリバンク切換回路（８）のプ０ウク回路図を示すも
のである。同図において、（３ｊはサブルーチンコール
命令検出回路、（４）はリターシ命令検出回路であり、
ＣＰＵ（Ｂ）がメｔりから命令を読み出すときに出力さ
れるＭＩ倍信号Ｈのときに検出動作を行なうようになっ
ている。まず、サブルーチンコール命令検出回路（３）
がデータバス（５）からりブルーチンコール命令を検出
したときには、フリップフロツーｆｆ ＋８１がセット
され、その出力ＱがＨになる。次にＣＰＵ（Ｂ）がりづ
ルーチンのコール番地の下位をメモリから読み込むので
、このメモリリード信号とフリッづつ０ツー５ （６１
のＱ出力とが共にＨであるタイミンクにコール番地下位
がデータバス（６＋からコール番地下位ラッチ（７）に
入力される。コール番地下位ラッチ（７）がラッチ動作
すると、フリップフロツーｊ（８；がセ・シトされ、そ
の出力ＱがＨになる。したがってＣＰＵ（Ｂ）が勺づル
ーチンのコール番地の上位をメｔりから読み込むときに
は、メモリリード信号とフリップフ０ツづ（７）のＱ出
力とが共にＨであるために、コール番地の上位がデータ
バス（５）からコール番地上位ラッチ（９）に入力され
る。このとき、コール番地下位ラッチ（７）はすでにデ
ータをう゛シチ済であるのでラッチ動作はしない。コー
ル番地上位ラッチ（９）のラッチ動作が終ると、つりツ
ー５２ｏツづ＋６１ ＋８；は共にりセットされ、その
出力Ｑは共にＬとなる。
勺づルーチンのコール番地がラッチされると、バンクア
トレス検出回路（１０，により］−ル査地が００００査
地から００３Ｆ番地の間にあるか否かが検出される。０
０００査地から００３Ｆ帯地の間のアトしスが検出され
ると、コール番地の下位３じアトかバンクアトレスラッ
チ（１りにラッチされて新たなバンクアトレスとなり、
バンクアトレス線０８１に出力される。これによってバ
ンクアトしス０からバンクアトレス７までのうち、いず
れか１つのバンクアドレスのメｔリバシクが選択される
ものである。このとき、前のバンクアトしスはバンクア
トレスラッチ０２）に退避されるものである。
トレス検出回路（１０，により］−ル査地が００００査
地から００３Ｆ番地の間にあるか否かが検出される。０
０００査地から００３Ｆ帯地の間のアトしスが検出され
ると、コール番地の下位３じアトかバンクアトレスラッ
チ（１りにラッチされて新たなバンクアトレスとなり、
バンクアトレス線０８１に出力される。これによってバ
ンクアトしス０からバンクアトレス７までのうち、いず
れか１つのバンクアドレスのメｔリバシクが選択される
ものである。このとき、前のバンクアトしスはバンクア
トレスラッチ０２）に退避されるものである。
ところでＣＰＵの）はサブルーチンコール命令を実行し
たときには、メｔりのスタック領域にすづルーチンから
の戻り番地を退避させるから、メｔ’Ｊ ５イト伯号が
Ｈであって、且つパンクアドレス検出回路（ｌＯ５の検
出出力ＱがＨであるときに、アドレスバス（１３１上に
税われるスタック番地をスタック番地ラッチ０４）にラ
ッチさぜる。一方ＣＰ Ｕ （Ｂ）はすづルーチンのリ
ターン命令を実行したときには、メｔりのスタｔνり領
域からタブルーチンの戻り番地を読み出すから、リター
ン命令検出回路（４ンの検出出力がＨであり、かつメモ
リリート信ちがＨであるときには］シバレータＱｆｉ＋
がイネ−づルされて、アドレスバス（１３＋上のアドレ
スと、スタック番地ラッチ０４）にラッチされたスタッ
ク番地とを比較する。そして一致していれば、コシハレ
ータθ句の出力がＨになって、バンクアトレスラッチ０
２）に退避されていた元のバンクアドレスがバンクアト
レスラッチ（＋ｒ）に転送され、これによって元のバン
クアトレスに復帰するようになっている。またコシパレ
ータ０５）による比較結果が不一致であれば、コシパレ
ータ（１６）の出力はＬとなり、バンクアトしスの切換
えは行なわれない。なおＣＰ Ｕ （Ｂ）に割込みまた
はリセットがかかったときには、オア回路（１１４１を
介してバンクアトレスラッチ（ｌりのデータが強制的に
０にリセットされて、バンクアドレス０に初期設定され
るものである。
たときには、メｔりのスタック領域にすづルーチンから
の戻り番地を退避させるから、メｔ’Ｊ ５イト伯号が
Ｈであって、且つパンクアドレス検出回路（ｌＯ５の検
出出力ＱがＨであるときに、アドレスバス（１３１上に
税われるスタック番地をスタック番地ラッチ０４）にラ
ッチさぜる。一方ＣＰ Ｕ （Ｂ）はすづルーチンのリ
ターン命令を実行したときには、メｔりのスタｔνり領
域からタブルーチンの戻り番地を読み出すから、リター
ン命令検出回路（４ンの検出出力がＨであり、かつメモ
リリート信ちがＨであるときには］シバレータＱｆｉ＋
がイネ−づルされて、アドレスバス（１３＋上のアドレ
スと、スタック番地ラッチ０４）にラッチされたスタッ
ク番地とを比較する。そして一致していれば、コシハレ
ータθ句の出力がＨになって、バンクアトレスラッチ０
２）に退避されていた元のバンクアドレスがバンクアト
レスラッチ（＋ｒ）に転送され、これによって元のバン
クアトレスに復帰するようになっている。またコシパレ
ータ０５）による比較結果が不一致であれば、コシパレ
ータ（１６）の出力はＬとなり、バンクアトしスの切換
えは行なわれない。なおＣＰ Ｕ （Ｂ）に割込みまた
はリセットがかかったときには、オア回路（１１４１を
介してバンクアトレスラッチ（ｌりのデータが強制的に
０にリセットされて、バンクアドレス０に初期設定され
るものである。
第４図は本発明におけるメ七すパシクの切換動作を示す
ものであり、同図に示すように０香地（正しくは０００
０査地）がコールされたときには、バンクアトレス００
０査地から実行し、１香地がコールされたときには、バ
ンクアトしスｌの１香地から実行し、同じ要領で７番地
が］−ルされたときには、バンクアトしスフの７査地か
ら実行するものである。また８査地から３Ｆ査地がコー
ルされた場合も同様で、８査地がコールされたときには
、バンクアトレス０の８帯地から実行し、３Ｆ着地が］
−ルされたときには、パンクアドレス７０３Ｆ査地から
実行するものである。そしてこれらの実行開始番地から
、メｔリバシク内の任意のアドレスに絶対ジ′ｐシブし
得るようになっている。
ものであり、同図に示すように０香地（正しくは０００
０査地）がコールされたときには、バンクアトレス００
０査地から実行し、１香地がコールされたときには、バ
ンクアトしスｌの１香地から実行し、同じ要領で７番地
が］−ルされたときには、バンクアトしスフの７査地か
ら実行するものである。また８査地から３Ｆ査地がコー
ルされた場合も同様で、８査地がコールされたときには
、バンクアトレス０の８帯地から実行し、３Ｆ着地が］
−ルされたときには、パンクアドレス７０３Ｆ査地から
実行するものである。そしてこれらの実行開始番地から
、メｔリバシク内の任意のアドレスに絶対ジ′ｐシブし
得るようになっている。
なお第５図はＣＰＵ（Ｂ）の外部接続端子の一例を示す
ものであり、８ヒツトＣＰＵの場合、データバス（Ｊに
接続される８個のデータ端子り、〜Ｄ７とアドレスバス
（Ｉ３）に接続される１６個のアドレス端子Ａｏ”Ａ＋
ｓの他、コシトロールバスθηに接続される各種の制御
１端子、および電源端子ＶＤＤ％ＧＮＤとりｏＩνり入
力端子ｙとを具備している。コント０−ルバス０力に接
続される制御端子のうち、ＭＩはＣＰＵ（Ｂ）がメｔり
から命令を取り込むときに１を出力する端子であり、上
述したオペコードフェッチ信号はこの端子ＭＩから出力
されるものである。ＭＲＥＱはＣＰＵ（Ｂ）がメｔりを
アクセスするときに、＊たｌ０ＲＱＩｔｉＣＰＵ５３）
−１）１１１０４−ト（Ｄ）ヲアクセスするときにそれ
ぞれ１を出力する端子である。またＲＤはＣＰＵ（６）
がメｔりやＩ１０ホード（至）からデータを読み取ると
きに、ＷＲはＣＰＵ（Ｂ）がメ七りやＩ１０ボート倶に
データを書き出すときに１を出力する端子である。ＲＦ
ＳＨはタイナ三ツクＲＡＭのシフレ１シシユタイ三シク
を決めるための端子である。次にＨＡＬＴはＣＰＵ（Ｂ
）がづ０クラム停止命令を実行しているときに１を出力
する端子であり、ＷＡＩＴはＣＰＵ（Ｂ）による″ｊＯ
ジラムの実行を一時的に待たせる信号１を入力する端子
である。さらにＩＮＴおよびＮＭＩは割り込みを行なう
ための入力端子、ＢＵＳＲＱおよびＢＵＳＡＫはＣＰ
Ｕ （Ｂ）のバス制御用の入出力端子である。
ものであり、８ヒツトＣＰＵの場合、データバス（Ｊに
接続される８個のデータ端子り、〜Ｄ７とアドレスバス
（Ｉ３）に接続される１６個のアドレス端子Ａｏ”Ａ＋
ｓの他、コシトロールバスθηに接続される各種の制御
１端子、および電源端子ＶＤＤ％ＧＮＤとりｏＩνり入
力端子ｙとを具備している。コント０−ルバス０力に接
続される制御端子のうち、ＭＩはＣＰＵ（Ｂ）がメｔり
から命令を取り込むときに１を出力する端子であり、上
述したオペコードフェッチ信号はこの端子ＭＩから出力
されるものである。ＭＲＥＱはＣＰＵ（Ｂ）がメｔりを
アクセスするときに、＊たｌ０ＲＱＩｔｉＣＰＵ５３）
−１）１１１０４−ト（Ｄ）ヲアクセスするときにそれ
ぞれ１を出力する端子である。またＲＤはＣＰＵ（６）
がメｔりやＩ１０ホード（至）からデータを読み取ると
きに、ＷＲはＣＰＵ（Ｂ）がメ七りやＩ１０ボート倶に
データを書き出すときに１を出力する端子である。ＲＦ
ＳＨはタイナ三ツクＲＡＭのシフレ１シシユタイ三シク
を決めるための端子である。次にＨＡＬＴはＣＰＵ（Ｂ
）がづ０クラム停止命令を実行しているときに１を出力
する端子であり、ＷＡＩＴはＣＰＵ（Ｂ）による″ｊＯ
ジラムの実行を一時的に待たせる信号１を入力する端子
である。さらにＩＮＴおよびＮＭＩは割り込みを行なう
ための入力端子、ＢＵＳＲＱおよびＢＵＳＡＫはＣＰ
Ｕ （Ｂ）のバス制御用の入出力端子である。
本発明は以上のように構成されており、りづルーチシの
］−ル番地が所定の範囲内にあるときに、］−ル査地の
Ｔ（ＩＱヒツトをラッチ１−でメモリバンクのパンクア
ドレス線に出力するようにしたから、任意のメモリバン
クから他のメモリバンクの″ｊＯクラムをυづルーチシ
としてコールするたけでメモリバンクの切換えを行なう
ことができ、したがってメｔりバンクの切換操作が容易
になるという利点があり、また従来のように空きエリア
を必要としないので、メモリ空間の使用効率が高くなる
という利点がある。さらにまた本発明にあっては、パン
クアドレスの切換動作時にηづルーチシの戻り番地を退
避記憶させるスタック番地ラッチを設けて、リターン命
令の実行時にアドレスバス上のアドレス値とスジ１９９
番地ラッチの記憶内容とが一致したときにパンクアドレ
スを元の値に戻すようにしたから、新しいバシクアドし
スのメモリバンク内ではシづルーチシコール命令やリタ
ーン命令を自由に使用でき、またタブルーチンコール命
令の回数がリターン命令の回数よ如も１回多くなったと
きには自動的に元のメｔリバυりにパンクアドレスが復
帰するので操作が頗る容易であるというネ１」点がある
。
］−ル番地が所定の範囲内にあるときに、］−ル査地の
Ｔ（ＩＱヒツトをラッチ１−でメモリバンクのパンクア
ドレス線に出力するようにしたから、任意のメモリバン
クから他のメモリバンクの″ｊＯクラムをυづルーチシ
としてコールするたけでメモリバンクの切換えを行なう
ことができ、したがってメｔりバンクの切換操作が容易
になるという利点があり、また従来のように空きエリア
を必要としないので、メモリ空間の使用効率が高くなる
という利点がある。さらにまた本発明にあっては、パン
クアドレスの切換動作時にηづルーチシの戻り番地を退
避記憶させるスタック番地ラッチを設けて、リターン命
令の実行時にアドレスバス上のアドレス値とスジ１９９
番地ラッチの記憶内容とが一致したときにパンクアドレ
スを元の値に戻すようにしたから、新しいバシクアドし
スのメモリバンク内ではシづルーチシコール命令やリタ
ーン命令を自由に使用でき、またタブルーチンコール命
令の回数がリターン命令の回数よ如も１回多くなったと
きには自動的に元のメｔリバυりにパンクアドレスが復
帰するので操作が頗る容易であるというネ１」点がある
。
第１図は従来のメモリバンク切換回路の動作説明図、第
２図は本発明の一実施例のプロ９９図、第３図は同上の
要部づ０１νり図、第４図は同上の動作説明図、第５図
は同上に用いるＣＰＵの外部接続端子の配置例を示す図
である。 ＠はＣＰ Ｕ 、 （Ｍｏ） 〜（Ｍ７）はメモリバン
ク、（３）はりづルーチ、７］−ル命令検出回路、（４
）はリターン命令検出回路、ｆｉｌ ＋９１はラッチ、
（１０１はバシクアドレス根出回路、（ｌす（１２１は
バンクアドレスラッチ％ ０３ｒはアドレスバス、（國
はスタック番地ラッチ、α６）はコンパレータ、θ〜は
パンクアドレス線である。 代理人 弁理士 石 １）長 七 バ）り０ １ ２
３アトしス。 ↓ １ ２Ａ
日 ｔｏ ＩＩ １２ ３ ４図 ４ ５ ６ ７ １１１１−・
２図は本発明の一実施例のプロ９９図、第３図は同上の
要部づ０１νり図、第４図は同上の動作説明図、第５図
は同上に用いるＣＰＵの外部接続端子の配置例を示す図
である。 ＠はＣＰ Ｕ 、 （Ｍｏ） 〜（Ｍ７）はメモリバン
ク、（３）はりづルーチ、７］−ル命令検出回路、（４
）はリターン命令検出回路、ｆｉｌ ＋９１はラッチ、
（１０１はバシクアドレス根出回路、（ｌす（１２１は
バンクアドレスラッチ％ ０３ｒはアドレスバス、（國
はスタック番地ラッチ、α６）はコンパレータ、θ〜は
パンクアドレス線である。 代理人 弁理士 石 １）長 七 バ）り０ １ ２
３アトしス。 ↓ １ ２Ａ
日 ｔｏ ＩＩ １２ ３ ４図 ４ ５ ６ ７ １１１１−・
Claims (1)
- （ＩＩＣＰＵがアクセスする同一のアドレス空間に重複
して接続された複数個のメｔリバシクと、ＣＰＵが実行
する命令のうちサブルーチンコール命令とリターシ命令
とをそれぞれ検出する第１および４ＪＰＪ２の検出回路
と、第１の検出回路の出力により起動され、サブルーチ
シのコール番地をラッチするラッチ手段と、ラッチ手段
にラッチされたコール番地が所定の範囲内にあるときに
バンクアドレス検出出力を発生する第３の検出回路と、
第３の検出回路の検出動作時に上記コール番地の下位じ
アトをラッチしてメ七すバンクのバンクアドレス線に出
力する第１のバンクアドレスラッチと、第３の検出回路
の検出動作時にサブルーチシの戻り番地を退避記憶させ
るスタック鎖環のアトしスをアドレスバスからラッチす
るスタック番地ラッチと、第２の検出回路の検出動作時
にアドレスバス上のアドレス値とスタック番地ラッチの
記憶内容とを比較するコシパレータと、第３の検出回路
の検出動作時に第１のバンクアドレスラッチの更新前の
データを予め転送記憶し、コシパレータの一致出力時に
上記転送記憶されたデータを第１のバンクアドレスラッ
チに転送する第２のバンクアドレスラッチとを有して成
ることを特徴とするメモリバンク切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123172A JPS5914060A (ja) | 1982-07-15 | 1982-07-15 | メモリバンク切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123172A JPS5914060A (ja) | 1982-07-15 | 1982-07-15 | メモリバンク切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914060A true JPS5914060A (ja) | 1984-01-24 |
Family
ID=14853961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123172A Pending JPS5914060A (ja) | 1982-07-15 | 1982-07-15 | メモリバンク切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200339A (ja) * | 1984-03-23 | 1985-10-09 | Fujitsu Ltd | 情報処理装置 |
| JPS63750A (ja) * | 1986-06-20 | 1988-01-05 | Tokico Ltd | メモリコントロ−ル方法 |
-
1982
- 1982-07-15 JP JP57123172A patent/JPS5914060A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200339A (ja) * | 1984-03-23 | 1985-10-09 | Fujitsu Ltd | 情報処理装置 |
| JPS63750A (ja) * | 1986-06-20 | 1988-01-05 | Tokico Ltd | メモリコントロ−ル方法 |
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