JPS6127655A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
- Publication number
- JPS6127655A JPS6127655A JP14916584A JP14916584A JPS6127655A JP S6127655 A JPS6127655 A JP S6127655A JP 14916584 A JP14916584 A JP 14916584A JP 14916584 A JP14916584 A JP 14916584A JP S6127655 A JPS6127655 A JP S6127655A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- circuit
- wiring
- integrated circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の製造方法に関するもので、その目的
とするところは、簡単、合理的な構成により、機能端子
の位置指定のある・受注にも容易に対応できるようにぜ
んとするものである籾て、集積回路は、多くの回路素子
が組合ゎされて超小型に集積されたものであり、該集積
回路における各回路の機能端子の配置は、メーカ側が設
計段階で独自に決定している。そのためユーザ側は該端
子の配置に従って電子機器の設計を行゛なわなければな
らない。しかし該電子機器の設計上、例えば１機能端子
が本来の位置と対称の位置に配置されていれば、わざわ
ざ配線の引き廻しをしなくとも良い場合や、同種の機能
を有する端子を隣接位置に配設したり、雑音の発生を防
止するため端子位置を特定した方が好ましい場合がある
。
とするところは、簡単、合理的な構成により、機能端子
の位置指定のある・受注にも容易に対応できるようにぜ
んとするものである籾て、集積回路は、多くの回路素子
が組合ゎされて超小型に集積されたものであり、該集積
回路における各回路の機能端子の配置は、メーカ側が設
計段階で独自に決定している。そのためユーザ側は該端
子の配置に従って電子機器の設計を行゛なわなければな
らない。しかし該電子機器の設計上、例えば１機能端子
が本来の位置と対称の位置に配置されていれば、わざわ
ざ配線の引き廻しをしなくとも良い場合や、同種の機能
を有する端子を隣接位置に配設したり、雑音の発生を防
止するため端子位置を特定した方が好ましい場合がある
。
従来、機能端子位置をユーザ側が特定した位置に配置し
た集積回路は、受注に応じて回路計に始まり、全く新し
い集積回路の製造と同じ工程を必要としている。従って
大量に同一の集積回路を必要とする場合以外の発注は、
製品のコスト高といった結果を招いてしまい、小口の発
注では採算が合わずにやむを得ずメーカの仕様に合わせ
て無理な配線を行なったり、設計変更によって回避して
いるのが現状である。又集積回路自体は一種のブラック
ボックス的な存在であるが、市販されている集積回路の
機能、及び機能端子の配列は仕様が公表されているため
、市販の集積回路を大幅に採用し、多大な費用を投資し
て開発した新しいシステム回路も、第三者に容易に解析
され、直ちに模倣、盗用されてしまうのである。
た集積回路は、受注に応じて回路計に始まり、全く新し
い集積回路の製造と同じ工程を必要としている。従って
大量に同一の集積回路を必要とする場合以外の発注は、
製品のコスト高といった結果を招いてしまい、小口の発
注では採算が合わずにやむを得ずメーカの仕様に合わせ
て無理な配線を行なったり、設計変更によって回避して
いるのが現状である。又集積回路自体は一種のブラック
ボックス的な存在であるが、市販されている集積回路の
機能、及び機能端子の配列は仕様が公表されているため
、市販の集積回路を大幅に採用し、多大な費用を投資し
て開発した新しいシステム回路も、第三者に容易に解析
され、直ちに模倣、盗用されてしまうのである。
そこで本発明は、機能端子の配置を製造工程で任意に設
定可能とした集積回路の製造方法で、その構成は、各々
異なるパターンの配線素子を複数種用意し、該複数種の
配線素子から選択した特定の配線素子を回路構成素子と
組合せることにより、所望の機能端子を所望位置に配設
したシリコンチップを形成することにある。
定可能とした集積回路の製造方法で、その構成は、各々
異なるパターンの配線素子を複数種用意し、該複数種の
配線素子から選択した特定の配線素子を回路構成素子と
組合せることにより、所望の機能端子を所望位置に配設
したシリコンチップを形成することにある。
次に本発明の実施−例を図面に従って説明すると次の通
りである。
りである。
図面は本発明の実施例を示したもので、１ａ、ｌｂ、
ｌｃ、１ｄはアルミナ、フォルステライト、などのセラ
ミックスまたはガラス製の基板に、夫々コンデンサ、抵
抗、能動素子、受動チップ等を印刷、焼付又は蒸着によ
って形成したマスク、 ｌｅはリード端子を取付けたマ
スクを示したもので、これらをマスク合わせして回路構
成素子ｌを形成する。２．２°、２°°・・・は、蒸着
したアルミエツチングを処理するためのマスクで、該マ
スク２の配線パターンはあらかじめ各種用意しておく。
ｌｃ、１ｄはアルミナ、フォルステライト、などのセラ
ミックスまたはガラス製の基板に、夫々コンデンサ、抵
抗、能動素子、受動チップ等を印刷、焼付又は蒸着によ
って形成したマスク、 ｌｅはリード端子を取付けたマ
スクを示したもので、これらをマスク合わせして回路構
成素子ｌを形成する。２．２°、２°°・・・は、蒸着
したアルミエツチングを処理するためのマスクで、該マ
スク２の配線パターンはあらかじめ各種用意しておく。
そして所望の機能端子３が所望位置になる配線パターン
のマスクを選択し、前記回路構成素子ｌとマスク合わせ
してシリコンチップ４を形成する。該シリコンチップ°
４を外囲器５に収納し、アルミ線６でホンディングする
ことにより完成される。
のマスクを選択し、前記回路構成素子ｌとマスク合わせ
してシリコンチップ４を形成する。該シリコンチップ°
４を外囲器５に収納し、アルミ線６でホンディングする
ことにより完成される。
以上の様に構成した集積回路は、シリコンチップの機能
端子が所望の配置となっているので、外囲器における機
能端子７の配列は、従来と同様対応する端子同士のホン
ディング作業により所定の配置に形成できるのである。
端子が所望の配置となっているので、外囲器における機
能端子７の配列は、従来と同様対応する端子同士のホン
ディング作業により所定の配置に形成できるのである。
従ってアルミエッチ・マスクを異った配線パターンでを
種用意しておけば、機能端子が自由に設定可能であるた
め、安価にて受注に応じることができる。このような機
能端子を所望の位置に配した集積回路は、該集積回路を
使用した電子機器の設計が無理なく行なえ、性能の向上
が大いに期待できる。
種用意しておけば、機能端子が自由に設定可能であるた
め、安価にて受注に応じることができる。このような機
能端子を所望の位置に配した集積回路は、該集積回路を
使用した電子機器の設計が無理なく行なえ、性能の向上
が大いに期待できる。
一方製品化された電子機器は、集積回路の機能端子がオ
リジナルの配置とは異っているため、該電子機器の回路
を解析することが困難となり、模倣、盗用の防止に役立
つのである。
リジナルの配置とは異っているため、該電子機器の回路
を解析することが困難となり、模倣、盗用の防止に役立
つのである。
尚本発明の製造方法は、半導体集線回路、薄膜集積回路
、厚膜集積回路、混成集積回路等各種の集積回路におい
て実施可能であり、配線素子はアルミエッチ・マスク以
外のもの、例えばアルミ蒸着マスク等を用いても差支え
ない。
、厚膜集積回路、混成集積回路等各種の集積回路におい
て実施可能であり、配線素子はアルミエッチ・マスク以
外のもの、例えばアルミ蒸着マスク等を用いても差支え
ない。
以上の如く本発明によれば、簡単に機能端子が所望位置
に配された集積回路を形成できるので、安価にて提供が
可能となり、機器に適合した集積回路をセミオーダする
システムが確立されるのである。又回路の模倣、盗用も
防止できるのでその実益は多大である。
に配された集積回路を形成できるので、安価にて提供が
可能となり、機器に適合した集積回路をセミオーダする
システムが確立されるのである。又回路の模倣、盗用も
防止できるのでその実益は多大である。
第１図は回路構成素子を形成するためのマスクを示す説
明図、第２図は回路構成素子及び配線素子の説明図、第
３図は完成された集積回路の説明図である。 １・・回路構成素子、ｌａ、１ｂ、ｌｃ、 １ｄ＊ ａ
マスク、２．２′、２”・・アルミエッチ・マスク、
３・・機能端子、４・・シリコンチップ、５−・外囲器
、６φ・アルミ線、７・・外囲器の機能端子、
明図、第２図は回路構成素子及び配線素子の説明図、第
３図は完成された集積回路の説明図である。 １・・回路構成素子、ｌａ、１ｂ、ｌｃ、 １ｄ＊ ａ
マスク、２．２′、２”・・アルミエッチ・マスク、
３・・機能端子、４・・シリコンチップ、５−・外囲器
、６φ・アルミ線、７・・外囲器の機能端子、
Claims (2)
- （１）集積回路の製造工程において、各々異なるパター
ンの配線素子を複数種用意し、該複数種の配線素子を回
路構成素子と組合せることにより、所望の機能端子を所
望位置に配設したシリコンチップを形成することを特徴
とする集積回路の製造方法。 - （２）前記配線素子が、アルミエッチングを処理するた
めのマスクであるところの特許請求の範囲第１項に記載
の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14916584A JPS6127655A (ja) | 1984-07-18 | 1984-07-18 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14916584A JPS6127655A (ja) | 1984-07-18 | 1984-07-18 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6127655A true JPS6127655A (ja) | 1986-02-07 |
Family
ID=15469215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14916584A Pending JPS6127655A (ja) | 1984-07-18 | 1984-07-18 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789390A3 (en) * | 1989-01-14 | 1998-01-14 | TDK Corporation | A method for producing multilayer hybrid circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190344A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Master slice semiconductor integrated circuit device |
| JPS59145542A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 大規模集積回路 |
-
1984
- 1984-07-18 JP JP14916584A patent/JPS6127655A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190344A (en) * | 1981-05-19 | 1982-11-22 | Toshiba Corp | Master slice semiconductor integrated circuit device |
| JPS59145542A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 大規模集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789390A3 (en) * | 1989-01-14 | 1998-01-14 | TDK Corporation | A method for producing multilayer hybrid circuit |
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