JPS63149918A - 画像デ−タ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像データの処理回路、即ちファクシミリ装置
等において画像データを符号化する回路に関し、更に詳
述すれば、高速処理可能なＬＳＩ等にて画像データを標
準的な符号に変換処理する画像データの処理回路に関す
る。

〔従来技術〕

ファクシミリ装置により画像情報を送受信する際には、
画像情報をデジタル電気信号の画像データとして読取り
、更にこれを圧縮符号化することにより、実際に送受信
される情報量を減縮するようにしている。そして、従来
はこの圧縮符号化の処理をマイクロコンピュータによる
ソフトウェア的処理として行っているのが一般的であっ
た。

ところで近年では需要者の要求により、ファクシミリ装
置の処理可能な原稿の大きさが次第に大型化し、また高
解像度化する傾向がある。このため、原稿１枚当たりの
情報量が増加することは勿論であるが、１走査線当たり
の情報量も増加している。

一方、マイクロコンピュータによる符号化処理速度には
自ずから限界がある。従ってミ上述のように１走査線当
たりの情報量の増加にマイクロコンピュータによるソフ
トウェア的な符号化処理が追いつかないという事態が生
じるようになっている。

このような事情から、従来はマイクロコンピュータによ
りソフトウェア的に行っていた符号化処理を、たとえば
汎用の標準的（ＣＣｒＴＴ規格等）な符号化処理が高速
にて行えるＬＳＩが開発されている。

〔発明が解決しようとする問題点〕

しかし、上述のような専用のＬＳＩを使用する場合には
、符号化処理速度の問題は解決されるが、符号化の方式
がそのＬＳＩにハードウェア的に設定されている方式に
固定されてしまい、たとえば１走査線総てが白信号の場
合等に製造者独自の符号を設定するというような処理が
出来ないという問題が生じる。

本発明はこのような事情に鑑みてなされたちのであり、
符号化処理専用のＬＳＩにより処理された符号化データ
について更に特定の場合、たとえば１走査線総てが白デ
ータの場合等に、特定の符号を使用することを可能にし
た画像データ処理回路の提供を目的とする。

〔問題点を解決するための手段〕

本発明の画像データ処理回路では、読取った画像データ
を第１の制御手段により専用のＬＳＩ等の符号化手段に
処理させてバッファメモリに一旦格納し、このバッファ
メモリに格納されたデータを第２の制御手段により読出
して更に別の符号化処理を行う構成としている。

本発明の画像データ処理回路は、画像データを第１の符
号化方式に従って符号化する第１の符号化手段と、該第
１の符号化手段にて符号化されたデータを一時記憶する
バッファメモリと、前記第１の符号化手段により得られ
たデータの前記バッファメモリへの書込みを制御する第
１の制御手段と、該第１の制御手段とは異なるバスにて
前記バッファメモリに接続され、前記バッファメモリに
記憶されているデータの読出しを制御する第２の制御手
段と、該第２の制御手段にて読出されたデータが所定状
態である場合にそのデータを第２の符号化方式に従って
符号化する第２の符号化手段とを備えたことを特徴とす
る。

〔作用〕

本発明の画像データ処理回路では、第１の符号化手段に
てたとえば標準的な符号化処理が行われ、更にこの標準
的な符号に変換された符号データを別のたとえば製造者
独自の符号に符号化される。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係る画像データ処理回路の構成を示す
ブロック図である。

図中１は画１３！読取回路であり、たとえば１次元イメ
ージセンサ等にて原稿画像を１走査線虫位で光学的に読
取り、デジタル電気信号に変換して符号化回路２に与え
る。

符号化回路２はたとえば入力された画像データに対して
ハードウェア的にＣＣ４ＴＴ規格等の標準符号化処理を
行って符号化するＬＳＩを使用している。

この符号化回路２により得られたデータは、ダイレクト
・メモリ・アクセス・コントローラ（以下、ＤＭＡＣと
いう）２によりバスＢ１を介してバッファメモ１Ｊ５に
転送される。

なお、上述の画像読取回路１．符号化回路２及びＤＭＡ
Ｃ３は共に第１の制御手段であるＣＰＵ４にバスＢ１に
て接続されており、この第１のＣＰＵ４により制御され
る。

バッファメモリ５はそのデータ領域が（Ａ）と（Ｂ）と
に二分割されており、たとえば一方のデータ領域に第１
のＣＰＵ４の制御によりバスＢ１を介して符号化回路２
からのデータが書込まれている間は、他方のデータ領域
に既に記憶されているデータが後述する第２のＣＰＵ６
により第２のバスＢ２を介して読出されるというように
、両データ領域が両ＣＰＵ４，６により交互にかつ並列
的にアクセスされるようになっている。

第２のＣＰＵ６は上述の如く、バスＢ２を介してバノフ
ァメモリ５からデータを読出す第２の制御手段であると
共に、後述する如く、１走査線分のデータが総て白であ
るか否かの判断を行い、総て白である場合には所定の符
号を、そうでない場合にはバッファメモリ５から読出し
たデータを並列／直列変換回路（以下、Ｐ／Ｓ回路とい
う）７に出力する第２の符号化手段とを兼ねている。

Ｐ／３回路７は与えられた並列データ、たとえば８ビツ
トの並列データを直列データに変換して変復調回路８に
出力する。

変復調回路８は２７３回路７から与えられた直列データ
に所定の変ｆｆｆｉ　調処理を行って、たとえば一般の
電話回線等に出力する。

以上のように構成された本発明装置の動作について、原
稿の送信の際のバッファメモリ５の記憶内容、即ち画像
データが符号化回路２による汎用の標準的な符号化処理
を受けた後のデータの状態を示す第２図ｒａ）の模式図
、及びそれを本発明装置の第２のＣＰＵ６により処理し
た後のデータの状態を示す第２図中）の模式図を参照し
て説明する。

画像読取回路１により読取られた画像データは汎用の標
準符号復号化ＬＳＩを使用した第１の符号化手段である
符号化回路２により各１走査線単位で符号化される。

符号化回路２により符号化された後のデータは、ＤＭＡ
Ｃ３によりバスＢ１を介してバッファメモリ５に転送さ
れ、その第１のデータ領域（Ａ）に順次記憶される。そ
して、このバッファメモリ５の第１のデータ領域（Ａ）
が満杯になると、第１のＣＰＵ４は第２のＣＰＵ６に符
号変換の処理要求信号を出力すると共に、ＤＭＡＣ５に
よりバッファメモリ５に転送される符号のアドレスを第
２のデータ領域（Ｂ）　側に切換える。これにより、符
号化回路２により符号化された後のデータは、以後バッ
ファメモリ５の第２のデータ領域（Ｂ）に順次記憶され
る。

一方第２のＣＰＵ６は、第１のＣＰＵ４から符号変換の
処理要求信号を受は取ることにより以下の処理を開始す
る。

まず第２のＣＰＵ６はバッファメモリ５の第１のデータ
領域（Ａ）からデータを読出し、符号変換処理を開始す
る。

ここでバッファメモリ５の第１のデータ領域（Ａ）には
、たとえば第２図ｆａ）に示す如く、データが記憶され
ているとする。即ち、行終了符号ＥＯＬ、　１走査線分
の白データＤ凱フィラー符号Ｆｉにて構成される第１バ
イトから第６バイトの１走査線全白のデータ及び行終了
符号ＥＯＬ、白・黒混在データ叶／Ｂ。

フィラー符号Ｆｉにて構成される第６ハイトから第１１
バイトの１走査線内に白・黒混在したデータが記憶され
ているとする。

さて、第２のＣＰＵ６はまず最初に、バッファメモリ５
の第１のデータ領域（＾）に記憶されている上述の如き
データの最初の行終了符号Ｆ、Ｏ［、からフィラー符号
ＦｉＯ前まで、即ち第１バイトから第４バイトまでのデ
ータを続出す。そして、読出したデータを、予め他の図
示しないメモリ等に記憶しである１走査線全白パターン
、即ち読取ったデータの１走査線総てが白データｎｔ１
１である場合のデータのパターンと順次比較する。両者
が一致している間はその１走査線の先頭から自データＤ
Ｗが連続していることを表しているので、第２のＣＰＵ
６は２７３回路７へのデータの出力を行わない。

上述のような処理が行われて、バッファメモリ５の第１
のデータ嶺域（Ａ）から読出されたＩ走査線のデータ総
てが１走査線全白パターンと一致した場合、即ちバッフ
ァメモリ５の第１のデータ領域（Ａ）から読出された１
走査線のデータ総てが白データＤＷであった場合には、
第２のＣＰＵ６は第２図（ｂｌに示す如く、行終了符号
ＥＯＬ、　１走査線総てが白データ叶であることを示す
ラインスキンプビットＬＳ、　フィラー符号Ｐｉ　（但
し、この場合のフィラー符号Ｆｉのデータ長は１走査線
に白・黒のデータが混在している場合のデータ長よりは
短い）を、変復調回路８の変調処理速度に同期させて順
次２７８回路７に出力する。

２７３回路７に出力されたデータは直列データに変換さ
れ、変復調回路８にて変調されて電話回線へ送出される
。

この間に第２のＣＰＵ６は、バッファメモリ５の第１の
データ領域（Ａ）から次の行終了符号ＥＯＬの検出を行
う。

第２のＣＰｔ１６が次の行終了符号ＥＯＬを検出すると
、上述同様の処理を行うが、バッファメモリ５の第１の
データ領域（Ａ）に記憶されている次の１走査線分のデ
ータは白・黒混在データＤＷ／Ｂである。従って、第２
のＣＰＵ６は第６，７バイトから第１１バイトに記憶さ
れているデータを読出して１走査線全白パターンと比較
するが、両者は途中で一致しなくなる。これにより第２
のＣＰＵ６は、行終了符号ＥＯＬ。

■走査線に白・黒のデータが混在していることを表すラ
インスキップ否定ビットＮＬＳ及びバッファメモリ５の
第１のデータ領域（Ａ）に記憶されているデータそのま
まを順次Ｐ／Ｓ回路７へ出力する。

このＰ／３回路７へ出力されたデータは前述同様に変復
調回路８から回線へ送出される。

−以上のいずれかの処理が各１走査線のデータ単位で順
次行われることにより、１走査線単位で画像データが送
信されるが、第２のＣＰＵ６によるバッファメモリ５の
第１のデータ領域（Ａ）に記憶されているデータ総てに
ついて処理が終了すると、第２のＣＰＵ６は第１のＣＰ
Ｕ４に対して変換終了を表す信号を出力すると共に、読
出すべきデータのアドレスを第１のデータ領域（Ａ）か
ら第２のデータ領域（Ｂ）側へ切換える。

一方第１のＣＰＵ４は、第２のＣＰＵ６から変換終了を
表す信号を受は取ると、符号化回路２からバッファメモ
リ５へのデータの転送を第２のデータ領域（Ａ）　（ヌ
１へ切換える。

以上のような第１のＣＰＵ４及び第２のＣＰＵ６による
処理が反復されることにより、第１のＣＰＵ４は符号化
回路２による標準の符号化処理の制御及びその結果得ら
れたデータのバッファメモリ５への転送及び書込み処理
を実行し、第２の（：ＰＩＩ６はバッファメモリ５に記
憶されている汎用符号化データの特定符号への変換及び
その回線への送出をそれぞれ並列的に処理してゆく。

なお上記実施例では第１の符号化手段である符号化回路
２はＬＳＩを使用してハードウェア的に符号化を行い、
第２の符号化手段である第２のＣＰ［＋６はソフトウェ
ア的に符号化を行う構成したが、逆の構成でもよいこと
は勿論、両者共にハードウェア的に符号化を行う構成、
あるいは両者共にソフトウェア的に符号化を行う構成と
してもよいことは勿論である。

（効果） 以上に詳述した如く本発明によれば、高速にて符号化処
理可能な汎用の符号復号化ＬＳＩの如き符号化手段を使
用した場合にも、それぞれの製造者独自の符号化方式を
併用することが可能になるので、より高速処理可能な画
像データ処理回路が実現される。

【図面の簡単な説明】

第１図は本発明回路の構成を示すブロフク図、第２図は
そのデータ処理内容を示す模式図である。 １・・・画像読取回路　　２・・・符号化回路　　４・
・・第１のＣＰＵ　　５・・・バッファメモリ　　６・
・・第２のＣＰＵ 特　許　出願人　　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 第２図

Claims (1)

1. 【特許請求の範囲】 １、画像データを第１の符号化方式に従って符号化する
   第１の符号化手段と、 該第１の符号化手段にて符号化されたデー タを一時記憶するバッファメモリと、 前記第１の符号化手段により得られたデー タの前記バッファメモリへの書込みを制御する第１の制
   御手段と、 該第１の制御手段とは異なるバスにて前記 バッファメモリに接続され、前記バッファメモリに記憶
   されているデータの読出しを制御する第２の制御手段と
   、 該第２の制御手段にて読出されたデータが 所定状態である場合にそのデータを第２の符号化方式に
   従って符号化する第２の符号化手段と を備えたことを特徴とする画像データ処理 回路。