JPS5914647A - マスタ−スライス半導体装置 - Google Patents
マスタ−スライス半導体装置Info
- Publication number
- JPS5914647A JPS5914647A JP57123873A JP12387382A JPS5914647A JP S5914647 A JPS5914647 A JP S5914647A JP 57123873 A JP57123873 A JP 57123873A JP 12387382 A JP12387382 A JP 12387382A JP S5914647 A JPS5914647 A JP S5914647A
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- JP
- Japan
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- transistor
- load
- load transistor
- transistors
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＥ／ＤＭＯ８のマスタースライス方式によって
設計された大規模集積回路の負荷トランジスタに関する
。
設計された大規模集積回路の負荷トランジスタに関する
。
公知のＭＯ８大規模集積回路において、第１図の如く負
荷トランジスタ２′と駆動トランジスタ３によって動作
するＥ／ＤＭＯ８は、負荷トランジスタ２の能力によっ
て回路を流れるドレイン電流が変わる光め負荷トランジ
スタ２の形状はターンオン、゛ターンオフ等の交流特性
に多大に影響する。
荷トランジスタ２′と駆動トランジスタ３によって動作
するＥ／ＤＭＯ８は、負荷トランジスタ２の能力によっ
て回路を流れるドレイン電流が変わる光め負荷トランジ
スタ２の形状はターンオン、゛ターンオフ等の交流特性
に多大に影響する。
このため多様化する回路構成のなかにあって、様々な形
状の負荷トランジスタが必要となるが、大規模集積回路
のレベルになると、回路自体が膨大’ｔ′あるためにあ
る程度規格化する必要にせまられる□。特に、下地が同
一である、マスタースライス方式の大規模集積回路゛に
用い□られる負荷トランジスタはそれほど、多種め゛も
のを作夛出せないのが現状である。そこで、第２図の如
く、複数のトランジスタ２を電源１と駆動トランジスタ
３０間に並列に接続して、高電力化し高速の回路を構成
する手法がとられている。しかしながらこの手法だけで
は、基本負荷トランジスタよシも低電力製の負荷トラン
ジスタを構成する事は不可能であるという欠点かある。
状の負荷トランジスタが必要となるが、大規模集積回路
のレベルになると、回路自体が膨大’ｔ′あるためにあ
る程度規格化する必要にせまられる□。特に、下地が同
一である、マスタースライス方式の大規模集積回路゛に
用い□られる負荷トランジスタはそれほど、多種め゛も
のを作夛出せないのが現状である。そこで、第２図の如
く、複数のトランジスタ２を電源１と駆動トランジスタ
３０間に並列に接続して、高電力化し高速の回路を構成
する手法がとられている。しかしながらこの手法だけで
は、基本負荷トランジスタよシも低電力製の負荷トラン
ジスタを構成する事は不可能であるという欠点かある。
本発明は、第３図の如く、ゲートを共有する複数個の負
りＩトランジスタ２を電源１と駆動トランジスタ３０間
に直列に接続する参によって、上記の欠点を解消し、低
電力型の負荷トランジスタを構成できる半導体装置を提
供するものである。
りＩトランジスタ２を電源１と駆動トランジスタ３０間
に直列に接続する参によって、上記の欠点を解消し、低
電力型の負荷トランジスタを構成できる半導体装置を提
供するものである。
本発明を先にのべた複数個の負荷トランジスタを、電源
と駆動トランジスタの間に並列に、接続して高速化する
手法と組み合わせると、第４図の如く、たとえ１種炉の
基本負荷トランジスタでも２個あれば、３種類の負荷ト
ランジスタを持つ事と同等である事になる。マスタース
ライス方式の大規模集積回路においては基本セル１個の
中に数個の負荷トランジスタを有しているのが普通であ
るが、それを１個減らす事ができれば、その大規模集積
回路内のセル数分だけのトランジスタを減らす事が可能
となる。例えば、セル数が１０００個で構成されている
マスタースライス方式の大規模集積回路に於いて、その
セル１個から１個ずつ負荷トランジスタの数を減らす事
が可能となれば全体では１０００個の負荷トランジスタ
を減らす事ができ、しかも性能的には全く同等の物を得
る事ができる。これは集積化を進めてゆく上で非常に有
効な技術、である。
と駆動トランジスタの間に並列に、接続して高速化する
手法と組み合わせると、第４図の如く、たとえ１種炉の
基本負荷トランジスタでも２個あれば、３種類の負荷ト
ランジスタを持つ事と同等である事になる。マスタース
ライス方式の大規模集積回路においては基本セル１個の
中に数個の負荷トランジスタを有しているのが普通であ
るが、それを１個減らす事ができれば、その大規模集積
回路内のセル数分だけのトランジスタを減らす事が可能
となる。例えば、セル数が１０００個で構成されている
マスタースライス方式の大規模集積回路に於いて、その
セル１個から１個ずつ負荷トランジスタの数を減らす事
が可能となれば全体では１０００個の負荷トランジスタ
を減らす事ができ、しかも性能的には全く同等の物を得
る事ができる。これは集積化を進めてゆく上で非常に有
効な技術、である。
また電気的特性が異なる２つの基本負荷トランジスタを
用いれば第５図の如く、４通シの負荷トランジスタを選
ぶ事が可能となシ、さらに電気的特性が異なる３つの基
本負荷トランジスタを用いれば第６図の如く、最大（ａ
）〜（ロ）１７通シもの負荷トランジスタを選ぶ事を可
能とする。この様に基本負荷トランジスタの数を１個増
せば構成しうる負荷トランジスタの数を飛躍的に増やす
事ができ、専用設計のＬＳＩと同じレベルで負荷トラン
ジスタを選ぶ事ができるという利点も有する。
用いれば第５図の如く、４通シの負荷トランジスタを選
ぶ事が可能となシ、さらに電気的特性が異なる３つの基
本負荷トランジスタを用いれば第６図の如く、最大（ａ
）〜（ロ）１７通シもの負荷トランジスタを選ぶ事を可
能とする。この様に基本負荷トランジスタの数を１個増
せば構成しうる負荷トランジスタの数を飛躍的に増やす
事ができ、専用設計のＬＳＩと同じレベルで負荷トラン
ジスタを選ぶ事ができるという利点も有する。
次に、本発明を回路上、レイアウト上で実現した例を基
本負荷トランジスタが２個の場合について、さらに図を
追って説明する。第４図ないし、第５図の回路の様に接
続が可能にするためには基本負荷トランジスタを少なく
とも第７図の如く分割する必侠がある。そうすればこれ
らの端子間を第８図の如く接続する事によって基本負荷
トランジスタの電気的特性が同等であれば３種類、電気
的特性が異なれば４種類の負荷トランジスタを構成する
事・が可能となる。この負荷トランジスタ回路をレイア
ウトパターン上で表わしたものが第９図であシ、これを
第１０図の様に個別に配線する事によつて第８図の様な
負荷トランジスタを構成しうる。
本負荷トランジスタが２個の場合について、さらに図を
追って説明する。第４図ないし、第５図の回路の様に接
続が可能にするためには基本負荷トランジスタを少なく
とも第７図の如く分割する必侠がある。そうすればこれ
らの端子間を第８図の如く接続する事によって基本負荷
トランジスタの電気的特性が同等であれば３種類、電気
的特性が異なれば４種類の負荷トランジスタを構成する
事・が可能となる。この負荷トランジスタ回路をレイア
ウトパターン上で表わしたものが第９図であシ、これを
第１０図の様に個別に配線する事によつて第８図の様な
負荷トランジスタを構成しうる。
さらに本発明を応用した例に次の様な半導体装置がある
。公知のＴ！Ｊ／ＤＭＯＳマスタースライス方式の大規
模集積回路の負荷トランジスタは単体では１種の能力し
か持たないため高速化及び低電力化するためには使用す
る負荷トランジスタを変えなければならず、出力の位置
が変わるため、高速化及び低電力化が不便であるという
欠点があった。本発明は、ゲートを共有する複数個のデ
プレッシ璽ン型トランジスタをあらかじめ直列に接続し
ておき、個別に、電源に接続する位置を変更する番によ
って能力を制御しようとする負荷トランジスタであシ、
出力を与える位置を変える拳なく負荷トランジスタの能
力を変えれるため高速化、低電力化の変換が容易である
という特徴ｔＳつ。
。公知のＴ！Ｊ／ＤＭＯＳマスタースライス方式の大規
模集積回路の負荷トランジスタは単体では１種の能力し
か持たないため高速化及び低電力化するためには使用す
る負荷トランジスタを変えなければならず、出力の位置
が変わるため、高速化及び低電力化が不便であるという
欠点があった。本発明は、ゲートを共有する複数個のデ
プレッシ璽ン型トランジスタをあらかじめ直列に接続し
ておき、個別に、電源に接続する位置を変更する番によ
って能力を制御しようとする負荷トランジスタであシ、
出力を与える位置を変える拳なく負荷トランジスタの能
力を変えれるため高速化、低電力化の変換が容易である
という特徴ｔＳつ。
第１１図はこの負荷トランジスタの等価回路図で。
ある。トランジスタ１２のソースとトランジスタ１３の
ドレイン及びトランジスタ１３のソースとトランジスタ
１４のドレインは接続されておシそれぞれ、端子１５．
１６が出ている。この端子１５゜１６をそれぞれ電源に
接続する事によつて全体としての負荷トランジスタの能
力を変える事ができる。つまシ端子１５．１６をそのま
ま開放しておけば、第２図（ａ）の如くなシ、ドレイン
電流は相対的に小さく低電力型の負荷トランジスタを構
成でき、端子１５．１６を電源と接続すれは第１２図Φ
）の如くなシトレイン電流は相対的に大きく高速型の負
荷トランジスタを構成でき、さらに端子）５を電源と接
続し端子１６を開放しておけば第１２図（Ｃ）の如くな
シ、（ａ）と（ｂ）の中間的な負荷トランジスタが構成
できる。
ドレイン及びトランジスタ１３のソースとトランジスタ
１４のドレインは接続されておシそれぞれ、端子１５．
１６が出ている。この端子１５゜１６をそれぞれ電源に
接続する事によつて全体としての負荷トランジスタの能
力を変える事ができる。つまシ端子１５．１６をそのま
ま開放しておけば、第２図（ａ）の如くなシ、ドレイン
電流は相対的に小さく低電力型の負荷トランジスタを構
成でき、端子１５．１６を電源と接続すれは第１２図Φ
）の如くなシトレイン電流は相対的に大きく高速型の負
荷トランジスタを構成でき、さらに端子）５を電源と接
続し端子１６を開放しておけば第１２図（Ｃ）の如くな
シ、（ａ）と（ｂ）の中間的な負荷トランジスタが構成
できる。
ここで（ａ）（ｂ）（Ｃ）の電力の比はトランジスタ１
２．。
２．。
１３．１４のそれぞれのゲート長とゲート幅で自由に調
節する事ができる。トランジスタ１２のゲート長をり８
、ゲート幅をＷｌ、トランジスタ１３のゲート長をり１
、ゲート幅をＷ！トランジスタ１４のゲート長をり８、
ゲート幅をＷ３とすれば第１２図の（ｂ） ： （Ｃ）
： （ａ）の電力の比は同一プロセス上ではおよそ となる。
節する事ができる。トランジスタ１２のゲート長をり８
、ゲート幅をＷｌ、トランジスタ１３のゲート長をり１
、ゲート幅をＷ！トランジスタ１４のゲート長をり８、
ゲート幅をＷ３とすれば第１２図の（ｂ） ： （Ｃ）
： （ａ）の電力の比は同一プロセス上ではおよそ となる。
第１１図をレイアウトパターン上で表わしたのが第１３
図である。またこれを個別にアルミ配線を＃１どこして
第１２図（ａ）（ｂ）（Ｃ）の配線を実現したものが第
１４図（ａ）Φ）（Ｃ）である。つまシ第１４図（ａ）
は第１２図（ａ）を表わす低電力型の負荷トランジスタ
であシ、第１４図（ｂ）は第１２図の）を表わす高速型
の負荷トランジスタであシ、第１４図（Ｃ）は第１２図
（Ｃ）を表わす（ａ）Φ）の中間型の負荷トランジスタ
である。ただし、第１３図のレイアウトパターンでは縦
方向に長く実際配置の際に不便である。この欠点を補な
って第１１図におけるトランジスタ１３゜１４のレイア
ウトパターン上の方向を変えて小型化したものが第１５
図である。これも同様に個別にアルミ配線をほどこして
第１２図の回路を実現したものが第１６図であシ（ａ）
は低電力型負荷トランジスタ、（ｂ）は高速型負荷トラ
ンジスタ、（Ｃ）は（ａ）とΦ）の中間の負荷トランジ
スタを表わす。
図である。またこれを個別にアルミ配線を＃１どこして
第１２図（ａ）（ｂ）（Ｃ）の配線を実現したものが第
１４図（ａ）Φ）（Ｃ）である。つまシ第１４図（ａ）
は第１２図（ａ）を表わす低電力型の負荷トランジスタ
であシ、第１４図（ｂ）は第１２図の）を表わす高速型
の負荷トランジスタであシ、第１４図（Ｃ）は第１２図
（Ｃ）を表わす（ａ）Φ）の中間型の負荷トランジスタ
である。ただし、第１３図のレイアウトパターンでは縦
方向に長く実際配置の際に不便である。この欠点を補な
って第１１図におけるトランジスタ１３゜１４のレイア
ウトパターン上の方向を変えて小型化したものが第１５
図である。これも同様に個別にアルミ配線をほどこして
第１２図の回路を実現したものが第１６図であシ（ａ）
は低電力型負荷トランジスタ、（ｂ）は高速型負荷トラ
ンジスタ、（Ｃ）は（ａ）とΦ）の中間の負荷トランジ
スタを表わす。
さらにコンタクトを電源線上に配置し、はじめはコンタ
クトのまわ夛はアルミがない状態にしておき、そのまわ
シをアルミで埋める事によって、３通シの能力の負荷ト
ランジスタを作シ出せる様にしたレイアウトパターンが
第１７図である。これも個別に配線する事によシ第１２
図の回路を実現する事ができる。これが第１８図であシ
、＜ａ＞は低電力型負荷トランジスタΦ）は高速型負荷
トランジスタを作シ出せる様にしたレイアウトパターン
が第１７図である。これも個別に配線する事によシ第１
２図の回路を実現する事ができる。これが第１８図であ
り、（ａ）は低電力型負荷トランジスタの）は高速型負
荷トランジスタ（Ｃ）は（ａ）と（ｂ）の中間の負荷ト
ランジスタを表わす。
クトのまわ夛はアルミがない状態にしておき、そのまわ
シをアルミで埋める事によって、３通シの能力の負荷ト
ランジスタを作シ出せる様にしたレイアウトパターンが
第１７図である。これも個別に配線する事によシ第１２
図の回路を実現する事ができる。これが第１８図であシ
、＜ａ＞は低電力型負荷トランジスタΦ）は高速型負荷
トランジスタを作シ出せる様にしたレイアウトパターン
が第１７図である。これも個別に配線する事によシ第１
２図の回路を実現する事ができる。これが第１８図であ
り、（ａ）は低電力型負荷トランジスタの）は高速型負
荷トランジスタ（Ｃ）は（ａ）と（ｂ）の中間の負荷ト
ランジスタを表わす。
本発明による効果には次の様なものがある。
（１）現存のマスタースライス品種よシセル内の負荷ト
ランジスタが少なくて済むため、よシ効率よい下地を作
シだす事が可能である。つまシ、セル数を増やしたシ、
機能を向上させたシ、チップ面積を小さくしたシする事
が可能である。これは集積化を進めてゆく上で有効な手
段である。
ランジスタが少なくて済むため、よシ効率よい下地を作
シだす事が可能である。つまシ、セル数を増やしたシ、
機能を向上させたシ、チップ面積を小さくしたシする事
が可能である。これは集積化を進めてゆく上で有効な手
段である。
（２） 少ない負荷トランジスタの数で様々な能力の
負荷トランジスタを合成する事ができるので専用計設並
みの広い範囲をカバーする事がで龜る。
負荷トランジスタを合成する事ができるので専用計設並
みの広い範囲をカバーする事がで龜る。
（３） レイアウトパターンも複雑にならない。
（４）低電力型の負荷トランジスタを使用しても回路の
レシオを上がシ伝達特性がよくなる。
レシオを上がシ伝達特性がよくなる。
（５）ファンクシ璽ンブロックの高速化、低電力化が容
易でちる。
易でちる。
第１図はＢ／ＤＭＯ８で構成された基本インバータ回路
、第２図は負荷トランジスタを並列に接続してつくられ
た、高速型インバータ回鰯ζ・第３図は本発明である負
荷トランジスタを直列に接続してつくられた低電力型イ
ンノンータ回路、第４図（ａ）〜（Ｃ）は各々同等の基
本負荷トランジスタを２゛個用いて、３種類の負荷トラ
ンジスタを構成したもので（ａ）は基本負荷トランジス
タ、（ｂ）は高速型負荷トランジスタ、（Ｃ）は低電力
型負荷トランジスタ、第５図（ａ）〜（ｄ）は各々異な
る基本負荷トランジスタを２個用いて４種類の負荷トラ
ンジスタを構成したもので−）は一方の基本負荷トラン
ジスタＡ、（ｂ）は他方の基本負荷トランジスタＢ、（
ｃ）はＡ、Ｂを並列に接続して作られた高速型負荷トラ
ンジスタ、（ｄ）はＡ、Ｂを直列に接続して作られた低
電力型負荷トランジスタ、第６図（ａ）〜（ロ）は各々
異なる基本負荷トランジスタ會３個用いて１７鴇類の負
荷トランジスタを構成したもので（ａ）は基本負荷トラ
ンジスタＡ、■）は基本負荷トランジスタＢ、（ｃ）は
基本負荷トランジスタＣ，（ｄ）〜（ロ）は各々負荷ト
ランジスタＡ、Ｂ、Ｃを組み合わせて作った負荷トラン
ジスタ、第７図は基本負荷トランジスタ、高速型負荷ト
ランジスタ、低電力型負荷トランジスタの３通シの使用
がｂ」能な様に分離された基本負荷トランジスタの等価
（ロ）略図、第８図（ａ）〜（Ｃ）ｄ各々第７図の基本
負荷トランジスタを用いて構成された、負荷トランジス
タの等何回略図で（ａ）は基本負荷トランジスタの等何
回略図、Φ）は高速型負荷トランジスタの等何回略図、
（Ｃ）は低電力型負荷トランジスタの等何回略図、第９
図は第７図のトランジスタ回路を実現したレイアウトパ
ターン、第１０図（ａ）〜（Ｃ）は各々第９図のレイア
ウトに第８図に示す配線をしたレイアウトで（ａ）は基
本負荷トランジスタのレイアウト、（ｂ）はハイスピー
ド負荷トランジスタのレイアウト、＜Ｃ）Ｕローパワー
負荷トランジスタのレイアウト、第１１図は本発明であ
る電源の位置を変える事によシ、３通シの負荷トランジ
スタとして用いる事が可能な負荷トランジスタの等何回
略図、第１２図（ａ）〜（Ｃ）は各々第１１図の負荷ト
ランジスタ回路を用いて構成された負荷トランジスタの
等何回略図で（ａ）は低電力型負荷トランジスタの等何
回略図、（１））は高速型負荷トランジスタの等何回略
図、←）は中間型負荷トランジスタの等何回略図、第１
３図は第１１図のトランジスタ回路を集稈した第１のレ
イアウトパターン、第１４図（ａ）〜（Ｃ）は各々第１
３図のレイアウトに第１２図に示す配線ｔしたレイアウ
トで（ａ）は低電力型負荷トランジスタのレイアウト、
Φ）は高速型負荷トランジスタのレイアラ）、（Ｃ）は
中間型負荷トランジスタのレイアウト、第１５図は第１
１図のトランジスタ回路を実現した第２のレイアウトパ
ターン、第１６図（ａ）〜（Ｃ）は各々第１５図のレイ
アウトに第１２図に示す配線をしたレイアウトで＜ａ＞
は低電力型負荷トランジスタのレイアウト、Φ）は高速
型負荷トランジスタのレイアクト、（Ｃ）は中間型負荷
トランジスタのレイアウト、第１７図は第１１図のトラ
ンジスタ回路を実現した第３のレイアウトパターン、第
１８図（ａ）〜０）は各々第１７図のレイアウトに第１
２図に示す配線をしたレイアウトで（ａ）は低電力型負
荷トランジスタのレイアウト、Φ）拡高速型負荷トラン
ジスタのレイアウト、（Ｃ）は中間型負荷トランジスタ
のレイアウト、でおる。 なお図において、１・・・・・＃電源（ＶＤＤ）ζ−２
・・・・・・負荷トランジスタ（ＬＯＡＤ ＭＯＢ：
ＤｅｐＪ２ｅｔｉｏｎ型）、３ ・”−１１Ａ動） −
ｙ ：ｙ シスｌ （ＤＲＩ ＶＥＩＬ ＭＯＢ： Ｅ
ｎｈａｎｓｍｅｎｔ Ｂ１）、４・・・・・・入力端子
（ＩＮＰＵ’ｌ’）、５・・・・・・出力端子（ＯＵＴ
ＰＵＴ）、６・・・・・・電源アル［，７・・・・・・
スルーホール、８・・・・・・ダイレクトコンタクト、
９・・・・・・拡散層、１０・・・・・・ポリシリコン
層、１１・・・・・・アルミ層、１２，１３．１４・・
・・・・負荷トランジスタ、１５，１６・・・・・・端
子、である。 第１閃 第７図 第 ３ 区 第 ５ 図 （Ｑ） （し） （Ｃ）
（ｔＬ）
（ｅ） （ｆ）（ｆ）
（Ａ） （ｉ、） （７°）ｌａ）
ｔｌ）（ｔｌン 第６図 第１７図 第６図 ＃５ｆｏ図 第１図 ノ （α） （ｂ）
（ｅ）第 Ｉ７ 図 第 １′３ 図 第 １５ 区 Ｍｌｂ 区
、第２図は負荷トランジスタを並列に接続してつくられ
た、高速型インバータ回鰯ζ・第３図は本発明である負
荷トランジスタを直列に接続してつくられた低電力型イ
ンノンータ回路、第４図（ａ）〜（Ｃ）は各々同等の基
本負荷トランジスタを２゛個用いて、３種類の負荷トラ
ンジスタを構成したもので（ａ）は基本負荷トランジス
タ、（ｂ）は高速型負荷トランジスタ、（Ｃ）は低電力
型負荷トランジスタ、第５図（ａ）〜（ｄ）は各々異な
る基本負荷トランジスタを２個用いて４種類の負荷トラ
ンジスタを構成したもので−）は一方の基本負荷トラン
ジスタＡ、（ｂ）は他方の基本負荷トランジスタＢ、（
ｃ）はＡ、Ｂを並列に接続して作られた高速型負荷トラ
ンジスタ、（ｄ）はＡ、Ｂを直列に接続して作られた低
電力型負荷トランジスタ、第６図（ａ）〜（ロ）は各々
異なる基本負荷トランジスタ會３個用いて１７鴇類の負
荷トランジスタを構成したもので（ａ）は基本負荷トラ
ンジスタＡ、■）は基本負荷トランジスタＢ、（ｃ）は
基本負荷トランジスタＣ，（ｄ）〜（ロ）は各々負荷ト
ランジスタＡ、Ｂ、Ｃを組み合わせて作った負荷トラン
ジスタ、第７図は基本負荷トランジスタ、高速型負荷ト
ランジスタ、低電力型負荷トランジスタの３通シの使用
がｂ」能な様に分離された基本負荷トランジスタの等価
（ロ）略図、第８図（ａ）〜（Ｃ）ｄ各々第７図の基本
負荷トランジスタを用いて構成された、負荷トランジス
タの等何回略図で（ａ）は基本負荷トランジスタの等何
回略図、Φ）は高速型負荷トランジスタの等何回略図、
（Ｃ）は低電力型負荷トランジスタの等何回略図、第９
図は第７図のトランジスタ回路を実現したレイアウトパ
ターン、第１０図（ａ）〜（Ｃ）は各々第９図のレイア
ウトに第８図に示す配線をしたレイアウトで（ａ）は基
本負荷トランジスタのレイアウト、（ｂ）はハイスピー
ド負荷トランジスタのレイアウト、＜Ｃ）Ｕローパワー
負荷トランジスタのレイアウト、第１１図は本発明であ
る電源の位置を変える事によシ、３通シの負荷トランジ
スタとして用いる事が可能な負荷トランジスタの等何回
略図、第１２図（ａ）〜（Ｃ）は各々第１１図の負荷ト
ランジスタ回路を用いて構成された負荷トランジスタの
等何回略図で（ａ）は低電力型負荷トランジスタの等何
回略図、（１））は高速型負荷トランジスタの等何回略
図、←）は中間型負荷トランジスタの等何回略図、第１
３図は第１１図のトランジスタ回路を集稈した第１のレ
イアウトパターン、第１４図（ａ）〜（Ｃ）は各々第１
３図のレイアウトに第１２図に示す配線ｔしたレイアウ
トで（ａ）は低電力型負荷トランジスタのレイアウト、
Φ）は高速型負荷トランジスタのレイアラ）、（Ｃ）は
中間型負荷トランジスタのレイアウト、第１５図は第１
１図のトランジスタ回路を実現した第２のレイアウトパ
ターン、第１６図（ａ）〜（Ｃ）は各々第１５図のレイ
アウトに第１２図に示す配線をしたレイアウトで＜ａ＞
は低電力型負荷トランジスタのレイアウト、Φ）は高速
型負荷トランジスタのレイアクト、（Ｃ）は中間型負荷
トランジスタのレイアウト、第１７図は第１１図のトラ
ンジスタ回路を実現した第３のレイアウトパターン、第
１８図（ａ）〜０）は各々第１７図のレイアウトに第１
２図に示す配線をしたレイアウトで（ａ）は低電力型負
荷トランジスタのレイアウト、Φ）拡高速型負荷トラン
ジスタのレイアウト、（Ｃ）は中間型負荷トランジスタ
のレイアウト、でおる。 なお図において、１・・・・・＃電源（ＶＤＤ）ζ−２
・・・・・・負荷トランジスタ（ＬＯＡＤ ＭＯＢ：
ＤｅｐＪ２ｅｔｉｏｎ型）、３ ・”−１１Ａ動） −
ｙ ：ｙ シスｌ （ＤＲＩ ＶＥＩＬ ＭＯＢ： Ｅ
ｎｈａｎｓｍｅｎｔ Ｂ１）、４・・・・・・入力端子
（ＩＮＰＵ’ｌ’）、５・・・・・・出力端子（ＯＵＴ
ＰＵＴ）、６・・・・・・電源アル［，７・・・・・・
スルーホール、８・・・・・・ダイレクトコンタクト、
９・・・・・・拡散層、１０・・・・・・ポリシリコン
層、１１・・・・・・アルミ層、１２，１３．１４・・
・・・・負荷トランジスタ、１５，１６・・・・・・端
子、である。 第１閃 第７図 第 ３ 区 第 ５ 図 （Ｑ） （し） （Ｃ）
（ｔＬ）
（ｅ） （ｆ）（ｆ）
（Ａ） （ｉ、） （７°）ｌａ）
ｔｌ）（ｔｌン 第６図 第１７図 第６図 ＃５ｆｏ図 第１図 ノ （α） （ｂ）
（ｅ）第 Ｉ７ 図 第 １′３ 図 第 １５ 区 Ｍｌｂ 区
Claims (3)
- （１）マスタースライス半導体装置に於いて、・共通の
ゲートを有する複数個の負荷トランジスタを供給電源と
駆動トランジスタとの間に直列に接続した事を特徴とす
るマスタースライス半導体装置。 - （２） 複数個の負荷トランジスタのゲートを共有化
して、直列に接続する事によって多稲にわたる能力の負
荷トランジスタを形成する事が可能である事を特徴とす
る特許請求の範囲第（１）項記載のマスタースライス半
導体装置。 - （３）ゲートを共有する複数個のデグレッシ箇ン型トラ
ンジスタをあらかじめ直列に接続しておき供給電源の位
置を変える事によシ負荷トランジスタの能力の変更を可
能とした事を特徴とする特許請求の範囲第（１）項記載
のマスタースライス半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123873A JPS5914647A (ja) | 1982-07-16 | 1982-07-16 | マスタ−スライス半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123873A JPS5914647A (ja) | 1982-07-16 | 1982-07-16 | マスタ−スライス半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914647A true JPS5914647A (ja) | 1984-01-25 |
Family
ID=14871482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123873A Pending JPS5914647A (ja) | 1982-07-16 | 1982-07-16 | マスタ−スライス半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121853A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置 |
| US6803680B2 (en) * | 2002-09-13 | 2004-10-12 | Mia-Com, Inc. | Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352386A (en) * | 1976-10-22 | 1978-05-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
-
1982
- 1982-07-16 JP JP57123873A patent/JPS5914647A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352386A (en) * | 1976-10-22 | 1978-05-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121853A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置 |
| US6803680B2 (en) * | 2002-09-13 | 2004-10-12 | Mia-Com, Inc. | Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage |
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