JPS5914675A - 薄膜トランジスタ− - Google Patents
薄膜トランジスタ−Info
- Publication number
- JPS5914675A JPS5914675A JP57123864A JP12386482A JPS5914675A JP S5914675 A JPS5914675 A JP S5914675A JP 57123864 A JP57123864 A JP 57123864A JP 12386482 A JP12386482 A JP 12386482A JP S5914675 A JPS5914675 A JP S5914675A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- electrode
- layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は範膜トランジスターの構造に関するものである
。
。
従来、薄膜トランジスターとして第１図、第２図に示す
スタガ型電極構造のものと第３図、第４図、第５図に示
すコプレーナ型電極構造のものが知られている。各図に
おいて、１は絶縁基板、２はゲート電極、３は絶縁体層
、４は薄膜半導体層、５はソース電極、６はドレイン電
極を示す。薄膜トランジスターではソース・ドレイン間
距離つまりチャンネル長によって出力特性が大きく変化
する。特に動作特性における最大動作速度を速くするた
めにはできるだけチャンネル長を短かくするのが好まし
い。しかしながら、ソース・ドレイン間距離を形成する
のに蒸着マスクを用いる方法やフォトエツチングを用い
る方法では製造上の制約からチャンネル長は、数μｍ程
度が限界である。
スタガ型電極構造のものと第３図、第４図、第５図に示
すコプレーナ型電極構造のものが知られている。各図に
おいて、１は絶縁基板、２はゲート電極、３は絶縁体層
、４は薄膜半導体層、５はソース電極、６はドレイン電
極を示す。薄膜トランジスターではソース・ドレイン間
距離つまりチャンネル長によって出力特性が大きく変化
する。特に動作特性における最大動作速度を速くするた
めにはできるだけチャンネル長を短かくするのが好まし
い。しかしながら、ソース・ドレイン間距離を形成する
のに蒸着マスクを用いる方法やフォトエツチングを用い
る方法では製造上の制約からチャンネル長は、数μｍ程
度が限界である。
一方、薄膜半導体層の移動度はバルクの半導体の移動度
に比較して小さく特に低温で形成した場合には極端に移
動度が低下してしまう。例えば、基板温度３００℃でシ
ランのグロー放電分解法により形成したアモルファスシ
リコン膜や、基板温度５００℃で分子線成長法により形
成した多結晶シリコン膜では数ｃＲ／ｖｏｗ以下の小さ
い移動度しか得られていない。したがって第１図〜第５
図に示すようなスタガ型またはコプレーナ型電極構造薄
膜トランジスターではチャンネル長が数μｍ程度までに
しか短かくならないので最大動作速度は、数ＭＨ２以下
と低い値しか得られない。
に比較して小さく特に低温で形成した場合には極端に移
動度が低下してしまう。例えば、基板温度３００℃でシ
ランのグロー放電分解法により形成したアモルファスシ
リコン膜や、基板温度５００℃で分子線成長法により形
成した多結晶シリコン膜では数ｃＲ／ｖｏｗ以下の小さ
い移動度しか得られていない。したがって第１図〜第５
図に示すようなスタガ型またはコプレーナ型電極構造薄
膜トランジスターではチャンネル長が数μｍ程度までに
しか短かくならないので最大動作速度は、数ＭＨ２以下
と低い値しか得られない。
本発明の目的は上記の欠点を改善した最大動作スピード
の速い薄膜トランジスターを提供することにある。
の速い薄膜トランジスターを提供することにある。
本発明によれば、絶縁基板上に少なくとも薄膜半導体層
と絶縁層とからなる２層構造を備え、該２層構造の前記
薄膜半導体層を挾んでン・＝スミ極とドレイン電極が設
けられてなり、かつ該ソース電極もしくはドレイン電極
と対向する位置に前記絶縁層を挾んでゲート電極が設け
られていることを特徴とする薄膜トランジスターが得ら
れる。
と絶縁層とからなる２層構造を備え、該２層構造の前記
薄膜半導体層を挾んでン・＝スミ極とドレイン電極が設
けられてなり、かつ該ソース電極もしくはドレイン電極
と対向する位置に前記絶縁層を挾んでゲート電極が設け
られていることを特徴とする薄膜トランジスターが得ら
れる。
本発明の薄膜トランジスターは、第６図、第７図に示す
ように薄膜半導体４を挾んで対向するソース・ドレイン
電極の間のチャンネル層を、ソース電極５ないしはドレ
イン電極６のどちらか一方と絶縁体層を挾んで対向する
ゲート電極により形成するためチャンネル長は薄膜半導
体の膜厚となる。薄膜半導体の膜厚は数十九ｍ程度から
正確に制御でき、しかもゲート電極に電圧印加を行なっ
たときの薄膜半導体中に広がるチャンネル層の縦方向へ
の広がりは数百ｎｍ程度である。したがってフォトエツ
チング法等により形成した薄膜トランジスターに比較し
てチャンネル長を数十分の−と短くできる。動特性にお
ける最大動作速度はチャンネル長の二乗に反比例するか
ら本発明の薄膜トランジスターは従来のものよりも最大
動作速度を数百倍上げることができる。またソース・ド
レイン電流は、チャンネル長に反比例するから従来の薄
膜トランジスターと同じソース・ドレイン電流を祷るの
に薄膜トランジスターの大きさを数十分の一程度に小さ
くできる。
ように薄膜半導体４を挾んで対向するソース・ドレイン
電極の間のチャンネル層を、ソース電極５ないしはドレ
イン電極６のどちらか一方と絶縁体層を挾んで対向する
ゲート電極により形成するためチャンネル長は薄膜半導
体の膜厚となる。薄膜半導体の膜厚は数十九ｍ程度から
正確に制御でき、しかもゲート電極に電圧印加を行なっ
たときの薄膜半導体中に広がるチャンネル層の縦方向へ
の広がりは数百ｎｍ程度である。したがってフォトエツ
チング法等により形成した薄膜トランジスターに比較し
てチャンネル長を数十分の−と短くできる。動特性にお
ける最大動作速度はチャンネル長の二乗に反比例するか
ら本発明の薄膜トランジスターは従来のものよりも最大
動作速度を数百倍上げることができる。またソース・ド
レイン電流は、チャンネル長に反比例するから従来の薄
膜トランジスターと同じソース・ドレイン電流を祷るの
に薄膜トランジスターの大きさを数十分の一程度に小さ
くできる。
以下本発明を実施例をもって説明する。実施例では、薄
膜半導体層としてシランのグロー放電分解法によるアモ
ルファスシリコン膜を用いたが、他の薄膜製造可能な半
導体たとえばＣｄＳやｅｄｇｅ等の田−■半導体、８ｅ
９Ｔｅ等の■半導体、Ｇｅ等の■半導体や他の製造方法
による薄膜シリコン半導体たとえば分子線成長法による
多結晶シリコン薄膜やレーザアニーリングによる多結晶
シリコン膜も使用できることはいうまでもない。
膜半導体層としてシランのグロー放電分解法によるアモ
ルファスシリコン膜を用いたが、他の薄膜製造可能な半
導体たとえばＣｄＳやｅｄｇｅ等の田−■半導体、８ｅ
９Ｔｅ等の■半導体、Ｇｅ等の■半導体や他の製造方法
による薄膜シリコン半導体たとえば分子線成長法による
多結晶シリコン薄膜やレーザアニーリングによる多結晶
シリコン膜も使用できることはいうまでもない。
実施例１
第６図に示すように絶縁基板１上にゲート電極２を形成
し、この基板上に水素ベース２０％シランおよびアンモ
ニア、窒素を含む混合ガスを２００ ｃ８／ｍｉｎ流し
、圧力０．３ｔｏｎ高周波電力２０Ｗ１基板温度３００
℃で窒化シリコン膜を形成した１１次にゲート電極２の
一部を覆わないようにソース、電極５を形成し、さらに
その上に水素ベース２０チシラン。
し、この基板上に水素ベース２０％シランおよびアンモ
ニア、窒素を含む混合ガスを２００ ｃ８／ｍｉｎ流し
、圧力０．３ｔｏｎ高周波電力２０Ｗ１基板温度３００
℃で窒化シリコン膜を形成した１１次にゲート電極２の
一部を覆わないようにソース、電極５を形成し、さらに
その上に水素ベース２０チシラン。
を流量１００αン’ｍｉｎ流し圧力Ｑ、２ｔｏｎ、高周
波電力１０Ｗ、基板温度３００℃で）′モルファスシリ
コンを形成した。この半導体膜上にソース電極５に覆わ
れていないゲート電極２を覆うようにドレイン電極６を
形成し薄膜トランジスターとした。窒化シリコン膜厚０
．３μｍアモルファスシリコンＭｉＥ厚ｏ、ｓμｍでチ
ャンネル長は０．５μｍ、チャンネル幅は５０μｍとし
た。このようにして製造した薄膜トランジスターは、ゲ
ート電圧１０ｖ１ ドレイン電圧ｌＯｖのオン状態で１
０５０α以下、ゲート電圧Ｏｖ１□ドレイン電圧１０Ｖ
のオフ状態で１０１１ＱＧＩｒＬ 以上最大動作速度１
００ＭＨ２以上であった。これらの値は例えば液晶のス
イッチング素子に十分であるばかりでなく、スイッチン
グ素子をテレビ信号によって駆動するときの駆動回路素
子としても十分な値であった。これは、本発明の薄膜ト
ランジスターが、薄膜半導体層４を界して対向して存在
するソース電極５とドレイン電極６、およびソース電極
５と絶縁体層３を界して対向、するゲート電極２とから
なるためチャンネル長が半導体膜厚できまるため、チャ
ンネル長を短くできたためと考えられる。
波電力１０Ｗ、基板温度３００℃で）′モルファスシリ
コンを形成した。この半導体膜上にソース電極５に覆わ
れていないゲート電極２を覆うようにドレイン電極６を
形成し薄膜トランジスターとした。窒化シリコン膜厚０
．３μｍアモルファスシリコンＭｉＥ厚ｏ、ｓμｍでチ
ャンネル長は０．５μｍ、チャンネル幅は５０μｍとし
た。このようにして製造した薄膜トランジスターは、ゲ
ート電圧１０ｖ１ ドレイン電圧ｌＯｖのオン状態で１
０５０α以下、ゲート電圧Ｏｖ１□ドレイン電圧１０Ｖ
のオフ状態で１０１１ＱＧＩｒＬ 以上最大動作速度１
００ＭＨ２以上であった。これらの値は例えば液晶のス
イッチング素子に十分であるばかりでなく、スイッチン
グ素子をテレビ信号によって駆動するときの駆動回路素
子としても十分な値であった。これは、本発明の薄膜ト
ランジスターが、薄膜半導体層４を界して対向して存在
するソース電極５とドレイン電極６、およびソース電極
５と絶縁体層３を界して対向、するゲート電極２とから
なるためチャンネル長が半導体膜厚できまるため、チャ
ンネル長を短くできたためと考えられる。
実施例２
第７図に示すように絶縁基板１上にソ・−スミ砥５を形
成し、この基板上にアルゴンベース１０％シランを流量
１００ｃｃ７ｎｔｉｎ流し、圧力０．３ｔｏｎ高周波電
力１０Ｗ１基板・温度３００℃でアモルファスシリコン
を形成した。次にソース電極５の一部を覆わないように
ドレイン電極６を形成しさらに半導体層を酸素プラズマ
処理したのち同一真空系中でアルゴンベース１０俤シラ
ンおよびアルゴンベース１０％酸素を含む混合ガスを１
００ｃｃ／ｍｉｎ流し、圧力０．１１０ｎ１高周波電力
２０Ｗ１基板温度３００℃で酸化シリ−】ン膜を形成し
た。この絶縁体膜上にドレイン電極６に覆われていない
ソース電極５を覆うようにゲート電極２を形成し薄膜ト
ランジスターきした。酸化シリコン膜厚は０．３μＩｎ
１アモルファスシリコン膜厚は０５μｍでチャンネル長
は０．５μｍ１チヤンネル幅は５０μｍとした。このよ
うにして製造した薄膜トランジスターも実施例１ど同等
の良好な特性が得られた。これは実施例１と同様の理由
によると思われる。
成し、この基板上にアルゴンベース１０％シランを流量
１００ｃｃ７ｎｔｉｎ流し、圧力０．３ｔｏｎ高周波電
力１０Ｗ１基板・温度３００℃でアモルファスシリコン
を形成した。次にソース電極５の一部を覆わないように
ドレイン電極６を形成しさらに半導体層を酸素プラズマ
処理したのち同一真空系中でアルゴンベース１０俤シラ
ンおよびアルゴンベース１０％酸素を含む混合ガスを１
００ｃｃ／ｍｉｎ流し、圧力０．１１０ｎ１高周波電力
２０Ｗ１基板温度３００℃で酸化シリ−】ン膜を形成し
た。この絶縁体膜上にドレイン電極６に覆われていない
ソース電極５を覆うようにゲート電極２を形成し薄膜ト
ランジスターきした。酸化シリコン膜厚は０．３μＩｎ
１アモルファスシリコン膜厚は０５μｍでチャンネル長
は０．５μｍ１チヤンネル幅は５０μｍとした。このよ
うにして製造した薄膜トランジスターも実施例１ど同等
の良好な特性が得られた。これは実施例１と同様の理由
によると思われる。
以上のように本発明の薄膜トランジスターによれば動特
性での最大動作速度を速くできると同時に素子形状を小
さくすることが可能となる。
性での最大動作速度を速くできると同時に素子形状を小
さくすることが可能となる。
第１図、第２図は従来のスタガ型電極構造薄膜トランジ
スターの断面図、第３図、第４図、第５図は従来のコプ
レーナ型電極構造薄膜トランジスターの断面図、第６図
、第７図は本発明の薄膜トランジスターの断面図である
。 図において、 １は絶縁基板、２はゲート電極、３は絶縁体層、４は薄
膜半導体層、５はソース電極、６はドレイン電極を示す
。 第７図 第４肥 ７７椅 躬乙図 １′ 哨７図
スターの断面図、第３図、第４図、第５図は従来のコプ
レーナ型電極構造薄膜トランジスターの断面図、第６図
、第７図は本発明の薄膜トランジスターの断面図である
。 図において、 １は絶縁基板、２はゲート電極、３は絶縁体層、４は薄
膜半導体層、５はソース電極、６はドレイン電極を示す
。 第７図 第４肥 ７７椅 躬乙図 １′ 哨７図
Claims (1)
- 絶縁基板上に少なくとも薄膜半導体層と絶縁層とからな
る２層構造を備え、蚊２層構造の前記薄膜半導体層を挾
んでソース電極とドレイン電極が設けられてなり、かつ
腋ソース電極もしくはドレイン電極と対向する位置に前
記絶縁層を挾んでゲート電極が設けられていることを特
徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123864A JPS5914675A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123864A JPS5914675A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914675A true JPS5914675A (ja) | 1984-01-25 |
| JPH0376590B2 JPH0376590B2 (ja) | 1991-12-05 |
Family
ID=14871268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123864A Granted JPS5914675A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101242A (en) * | 1989-02-17 | 1992-03-31 | International Business Machines Corporation | Thin film transistor |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
-
1982
- 1982-07-16 JP JP57123864A patent/JPS5914675A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101242A (en) * | 1989-02-17 | 1992-03-31 | International Business Machines Corporation | Thin film transistor |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376590B2 (ja) | 1991-12-05 |
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