JPH0376590B2 - - Google Patents
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- Publication number
- JPH0376590B2 JPH0376590B2 JP57123864A JP12386482A JPH0376590B2 JP H0376590 B2 JPH0376590 B2 JP H0376590B2 JP 57123864 A JP57123864 A JP 57123864A JP 12386482 A JP12386482 A JP 12386482A JP H0376590 B2 JPH0376590 B2 JP H0376590B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- film transistor
- drain
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
本発明は薄膜トランジスターの構造に関するも
のである。
のである。
従来、薄膜トランジスターとして第１図、第２
図に示すスタガ型電極構造のものと第３図、第４
図、第５図に示すコプレーナ型電極構造のものが
知られている。各図において、１は絶縁基板、２
はゲート電極、３は絶縁体層、４は薄膜半導体
層、５はソース電極、６はドレイン電極を示す。
薄膜トランジスターではソース・ドレイン間距離
つまりチヤンネル長によつて出力特性が大きく変
化する。特に動作特性における最大動作速度を速
くするためにはできるだけチヤンネル長を短かく
するのが好ましい。しかしながら、ソース・ドレ
イン間距離を形成するのに蒸着マスクを用いる方
法やフオトエツチングを用いる方法では製造上の
制約からチヤンネル長は、数μｍ程度で限界があ
る。一方、薄膜半導体層の移動度はバルクの半導
体の移動度に比較して小さく特に低温で形成した
場合には極端に移動度が低下してしまう。例え
ば、基板温度300℃でシランのグロー放電分解法
により形成したアモルフアスシリコン膜や、基板
温度500℃で分子線成長法により形成した多結晶
シリコン膜では数cm2／ｖ・sec以下の小さい移動
度しか得られていない。したがつて第１図〜第５
図に示すようなスタガ型またはコプレーナ型電極
構造薄膜トランジスターではチヤンネル長が数μ
ｍ程度までにしか短かくならないので最大動作速
度は、数ＭHz以下と低い値しか得られない。
図に示すスタガ型電極構造のものと第３図、第４
図、第５図に示すコプレーナ型電極構造のものが
知られている。各図において、１は絶縁基板、２
はゲート電極、３は絶縁体層、４は薄膜半導体
層、５はソース電極、６はドレイン電極を示す。
薄膜トランジスターではソース・ドレイン間距離
つまりチヤンネル長によつて出力特性が大きく変
化する。特に動作特性における最大動作速度を速
くするためにはできるだけチヤンネル長を短かく
するのが好ましい。しかしながら、ソース・ドレ
イン間距離を形成するのに蒸着マスクを用いる方
法やフオトエツチングを用いる方法では製造上の
制約からチヤンネル長は、数μｍ程度で限界があ
る。一方、薄膜半導体層の移動度はバルクの半導
体の移動度に比較して小さく特に低温で形成した
場合には極端に移動度が低下してしまう。例え
ば、基板温度300℃でシランのグロー放電分解法
により形成したアモルフアスシリコン膜や、基板
温度500℃で分子線成長法により形成した多結晶
シリコン膜では数cm2／ｖ・sec以下の小さい移動
度しか得られていない。したがつて第１図〜第５
図に示すようなスタガ型またはコプレーナ型電極
構造薄膜トランジスターではチヤンネル長が数μ
ｍ程度までにしか短かくならないので最大動作速
度は、数ＭHz以下と低い値しか得られない。
本発明の目的は上記の欠点を改善した最大動作
スピードの速い薄膜トランジスターを提供するこ
とにある。
スピードの速い薄膜トランジスターを提供するこ
とにある。
本発明によれば、絶縁基板上に少なくとも薄膜
半導体層と絶縁層とからなる２層構造を備え、該
２層構造の前記薄膜半導体層を挾んでソース電極
とドレイン電極が設けられてなり、かつ該ソース
電極もしくはドレイン電極と対向する位置に前記
絶縁層と前記半導体層とを挟んでゲート電極が設
けられていることを特徴とする薄膜トランジスタ
ーが得られる。
半導体層と絶縁層とからなる２層構造を備え、該
２層構造の前記薄膜半導体層を挾んでソース電極
とドレイン電極が設けられてなり、かつ該ソース
電極もしくはドレイン電極と対向する位置に前記
絶縁層と前記半導体層とを挟んでゲート電極が設
けられていることを特徴とする薄膜トランジスタ
ーが得られる。
本発明の薄膜トランジスターは、第６図、第７
図に示すように薄膜半導体４を挾んで対向するソ
ース・ドレイン電極の間のチヤンネル層を、ソー
ス電極５ないしはドレイン電極６のどちらか一方
と絶縁体層を挾んで対向するゲート電極により形
成するためチヤンネル長は薄膜半導体の膜厚とな
る。薄膜半導体の膜厚は数＋ηｍ程度から正確に
制御でき、しかもゲート電極に電圧印加を行なつ
たときの薄膜半導体中に広がるチヤンネル層の縦
方向への広がりは数百ηｍ程度である。したがつ
てフオトエツチング法等により形成した薄膜トラ
ンジスターに比較してチヤンネル長を数十分の一
と短くできる。動特性における最大動作速度はチ
ヤンネル長の二乗に反比例するから本発明の薄膜
トランジスターは従来のものよりも最大動作速度
を数百倍上げることができる。またソース・ドレ
イン電流は、チヤンネル長に反比例するから従来
の薄膜トランジスターと同じソース・ドレイン電
流を得るのに薄膜トランジスターの大きさを数十
分の一程度に小さくできる。
図に示すように薄膜半導体４を挾んで対向するソ
ース・ドレイン電極の間のチヤンネル層を、ソー
ス電極５ないしはドレイン電極６のどちらか一方
と絶縁体層を挾んで対向するゲート電極により形
成するためチヤンネル長は薄膜半導体の膜厚とな
る。薄膜半導体の膜厚は数＋ηｍ程度から正確に
制御でき、しかもゲート電極に電圧印加を行なつ
たときの薄膜半導体中に広がるチヤンネル層の縦
方向への広がりは数百ηｍ程度である。したがつ
てフオトエツチング法等により形成した薄膜トラ
ンジスターに比較してチヤンネル長を数十分の一
と短くできる。動特性における最大動作速度はチ
ヤンネル長の二乗に反比例するから本発明の薄膜
トランジスターは従来のものよりも最大動作速度
を数百倍上げることができる。またソース・ドレ
イン電流は、チヤンネル長に反比例するから従来
の薄膜トランジスターと同じソース・ドレイン電
流を得るのに薄膜トランジスターの大きさを数十
分の一程度に小さくできる。
以下本発明を実施例をもつて説明する。実施例
では、薄膜半導体層としてシランのグロー放電分
解法によるアモルフアスシリコン膜を用いたが、
他の薄膜製造可能な半導体たとえばCdSやCdSe
等の−半導体、SeやTe等の半導体、Ge等
の半導体や他の製造方法による薄膜シリコン半
導体たとえば分子線成長法による多結晶シリコン
薄膜やレーザアニーリングによる多結晶シリコン
膜も使用できることはいうまでもない。
では、薄膜半導体層としてシランのグロー放電分
解法によるアモルフアスシリコン膜を用いたが、
他の薄膜製造可能な半導体たとえばCdSやCdSe
等の−半導体、SeやTe等の半導体、Ge等
の半導体や他の製造方法による薄膜シリコン半
導体たとえば分子線成長法による多結晶シリコン
薄膜やレーザアニーリングによる多結晶シリコン
膜も使用できることはいうまでもない。
実施例 １
第６図に示すように絶縁基板１上にゲート電極
２を形成し、この基板上に水素ベース20％シラン
およびアンモニア、窒素を含む混合ガスを200
c.c.／min流し、圧力0.3torr高周波電力20W、基板
温度30℃で窒化シリコン膜を形成した。次にゲー
ト電極２の一部を覆わないようにソース電極５を
形成し、さらにその上に水素ベース20％シランを
流量100c.c.／min流し圧力0.2torr、高周波電力
10W、基板温度300℃でアモルフアスシリコンを
形成した。この半導体膜上にソース電極５に覆わ
れていないゲート電極２を覆うようにドレイン電
極６を形成し薄膜トランジスターとした。窒化シ
リコン膜厚0.3μｍアモルフアスシリコン膜厚0.5μ
ｍでチヤンネル長は0.5μｍ、チヤンネル幅は50μ
ｍとした。このようにして製造した薄膜トランジ
スターは、ゲート電圧10V、ドレイン電圧10Vの
オン状態で105Ωcm以下、ゲート電圧0V、ドレイ
ン電圧10Vのオフ状態で109Ωcm以上最大動作速
度100MHz以上であつた。これらの値は例えば液
晶のスイツチング素子に十分であるばかりでな
く、スイツチング素子をテレビ信号によつて駆動
するときの駆動回路素子としても十分な値であつ
た。これは、本発明の薄膜トランジスターが、薄
膜半導体層４を界して対向して存在するソース電
極５とドレイン電極６、およびソース電極５と絶
縁体層３を界して対向するゲート電極２とからな
るためチヤンネル長が半導体膜厚できまるため、
チヤンネル長を短くできたためと考えられる。
２を形成し、この基板上に水素ベース20％シラン
およびアンモニア、窒素を含む混合ガスを200
c.c.／min流し、圧力0.3torr高周波電力20W、基板
温度30℃で窒化シリコン膜を形成した。次にゲー
ト電極２の一部を覆わないようにソース電極５を
形成し、さらにその上に水素ベース20％シランを
流量100c.c.／min流し圧力0.2torr、高周波電力
10W、基板温度300℃でアモルフアスシリコンを
形成した。この半導体膜上にソース電極５に覆わ
れていないゲート電極２を覆うようにドレイン電
極６を形成し薄膜トランジスターとした。窒化シ
リコン膜厚0.3μｍアモルフアスシリコン膜厚0.5μ
ｍでチヤンネル長は0.5μｍ、チヤンネル幅は50μ
ｍとした。このようにして製造した薄膜トランジ
スターは、ゲート電圧10V、ドレイン電圧10Vの
オン状態で105Ωcm以下、ゲート電圧0V、ドレイ
ン電圧10Vのオフ状態で109Ωcm以上最大動作速
度100MHz以上であつた。これらの値は例えば液
晶のスイツチング素子に十分であるばかりでな
く、スイツチング素子をテレビ信号によつて駆動
するときの駆動回路素子としても十分な値であつ
た。これは、本発明の薄膜トランジスターが、薄
膜半導体層４を界して対向して存在するソース電
極５とドレイン電極６、およびソース電極５と絶
縁体層３を界して対向するゲート電極２とからな
るためチヤンネル長が半導体膜厚できまるため、
チヤンネル長を短くできたためと考えられる。
実施例 ２
第７図に示すように絶縁基板１上にソース電極
５を形成して、この基板上にアルゴンベース10％
シランを流量100c.c.／min流し、圧力0.3torr高周
波電力10W、基板温度300℃でアモルフアスシリ
コンを形成した。次にソース電極５の一部を覆わ
ないようにドレイン電極６を形成しさらに半導体
層を酸素プラズマ処理したのち同一真空系中でア
ルゴンベース10％シランおよびアルゴンベース10
％酸素を含む混合ガスを100c.c.／min流し、圧力
0.1torr、高周波電力20W、基板温度300℃で酸化
シリコン膜を形成した。この絶縁体膜上にドレイ
ン電極６に覆われていないソース電極５を覆うよ
うにゲート電極２を形成し薄膜トランジスターと
した。酸化シリコン膜厚は0.3μｍ、アモルフアス
シリコン膜厚は0.5μｍでチヤンネル長は0.5μｍ、
チヤンネル幅は50μｍとした。このようにして製
造した薄膜トランジスターも実施例１と同等の良
好な特性が得られた。これは実施例１と同様の理
由によると思われる。
５を形成して、この基板上にアルゴンベース10％
シランを流量100c.c.／min流し、圧力0.3torr高周
波電力10W、基板温度300℃でアモルフアスシリ
コンを形成した。次にソース電極５の一部を覆わ
ないようにドレイン電極６を形成しさらに半導体
層を酸素プラズマ処理したのち同一真空系中でア
ルゴンベース10％シランおよびアルゴンベース10
％酸素を含む混合ガスを100c.c.／min流し、圧力
0.1torr、高周波電力20W、基板温度300℃で酸化
シリコン膜を形成した。この絶縁体膜上にドレイ
ン電極６に覆われていないソース電極５を覆うよ
うにゲート電極２を形成し薄膜トランジスターと
した。酸化シリコン膜厚は0.3μｍ、アモルフアス
シリコン膜厚は0.5μｍでチヤンネル長は0.5μｍ、
チヤンネル幅は50μｍとした。このようにして製
造した薄膜トランジスターも実施例１と同等の良
好な特性が得られた。これは実施例１と同様の理
由によると思われる。
以上のように本発明の薄膜トランジスターによ
れば動特性での最大動作速度を速くできると同時
に素子形状を小さくすることが可能となる。
れば動特性での最大動作速度を速くできると同時
に素子形状を小さくすることが可能となる。
第１図、第２図は従来のスタガ型電極構造薄膜
トランジスターの断面図、第３図、第４図、第５
図は従来のコプレーナ型電極構造薄膜トランジス
ターの断面図、第６図、第７図は本発明の薄膜ト
ランジスターの断面図である。 図において、１は絶縁基板、２はゲート電極、
３は絶縁体層、４は薄膜半導体層、５はソース電
極、６はドレイン電極を示す。
トランジスターの断面図、第３図、第４図、第５
図は従来のコプレーナ型電極構造薄膜トランジス
ターの断面図、第６図、第７図は本発明の薄膜ト
ランジスターの断面図である。 図において、１は絶縁基板、２はゲート電極、
３は絶縁体層、４は薄膜半導体層、５はソース電
極、６はドレイン電極を示す。
Claims (1)
- １ 絶縁板上に少なくとも薄膜半導体層と絶縁層
とからなる２層構造を備え、該２層構造の前記薄
膜半導体層を挟んでソース電極とドレイン電極が
設けられてなり、かつ該ソース電極もしくはドレ
イン電極と対向する位置に前記絶縁層と前記半導
体層とを挟んでゲート電極が設けられていること
を特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123864A JPS5914675A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123864A JPS5914675A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914675A JPS5914675A (ja) | 1984-01-25 |
| JPH0376590B2 true JPH0376590B2 (ja) | 1991-12-05 |
Family
ID=14871268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123864A Granted JPS5914675A (ja) | 1982-07-16 | 1982-07-16 | 薄膜トランジスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914675A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2839529B2 (ja) * | 1989-02-17 | 1998-12-16 | 株式会社東芝 | 薄膜トランジスタ |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
-
1982
- 1982-07-16 JP JP57123864A patent/JPS5914675A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5914675A (ja) | 1984-01-25 |
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