JPS6011394B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は電子的データ貯蔵システム、具体的には、複数
個の非同期的に動作するダイナミックメモリ装置の再生
を制御するのに演算処理装置を使用する事に関する。

米国特許第３３８７２８６号は、貯えられた情報を周期
的に再生することを必要とするダイナミック〆、モリ素
子の１つの型を開示している。

上記特許によれば、再生（リフレッシュ）動作は通常の
メモリ動作の間にはさまっており、例えばメモリの１０
番目ごとのサイクルをアレイのワード位置の１つを再生
するのに使用することによってなされる。上記特許によ
る他の方法は、通常のメモリ動作の中断と中断時におけ
る全メモリの情報の再生による、バーストモードでの再
生である。両者は所期の再生動作を満足に実行するが、
両者共に、これらの機構を使ったメモリを組み込んだシ
ステムの動作に影響を与える。なぜなら、再生が行なわ
れている間、通常のメモリ動作が必然的に妨げられるか
らである。上記特許のメモリセルは極めて単純であり、
電界効果トランジスタでゲートされるキャパシタ素子か
ら成っている。

そのようなメモリセルは、それ固有の単純性のために、
安価で、大容量の集積回路メモリに使用される大きな可
能性を持っている。低価格という目標を満足させるため
には、集積回路技術においてメモリセルが小さいことが
本質的である。しかしながら、大きさの減少は貯蔵素子
のキャパシタンスの減少をもたらす。キャパシタンスが
小さいほど、再生はより頻繁に必要となる。この時、再
生機構の最適化が重大な技術的議題となることは明白で
ある。米国特許第３５４１５３び号１ま、やはり周期的
な再生を必要とし、四素子メモリセルとして知られた異
なった型のメモリセルを開示している。

当技術分野で、二素子又は三素子のメモリセルも知られ
ており、同様に周期的な再生を必要とする。上記特許等
を参照した目的は、ダイナミックメモリが種々の技術的
形態で使用され、本発明がそれらダイナミックメモリの
すべてに関することを指摘するためである。ダイナミッ
クメモリを再生する問題は、多数の特許や刊行物に記載
され、改良や最適化が提案されている。

例えば、米国特許第３８００２９５号は、多数のダイナ
ミックメモリを含み、その各々がそれ自身の独立な再生
装置によって制御され、特定のメモ川こ対するアクセス
がプロセッサを通じて望まれた時、プロセッサが特定の
メモリと相互作用できるようなメモリシステムを開示し
ている。このシステムでは、各メモリの再生期間が、メ
モリの個々の特性の範囲内でシステムに独立に調整され
ることが許される。上記米国特許第３８００２９５号で
は、プロセッサは単一の再生制御装置とタイミング装置
の下で動作させられる多数のメモリ装置に接続されてい
る。また、上記特許は別々の再生制御装置とタイミング
装置がＮ個のメモリユニットの各々に付属している例も
示している。これらの２つの技術は、他の先行技術思想
と同様に、メモリ動作の詳細と、ダイナミックメモリが
プロセッサに利用可能な時間を最適化する試みとを述べ
ている。しかし、それらの技術はすべて非同期的に動作
する多数のメモリユニットを同期させる問題に解答を与
えていない。先行技術において、例えば四素子メモリセ
ルをプロセッサにとって直流安定又はスタティックに見
える方法で動作させる技術と同様に、スタティックメモ
リ配列も知られている。

そのような先行技術は詳細には論じない。というのは、
本発明はダイナミックメモリの使用が望まれるような技
術分野に係るからである。参照された特許のすべてはダ
イナミックメモリが再生しプロセッサに利用され得るよ
うになる技術に関係している。前に指摘したように、そ
れら先行技術はメモリのプロセッサに対する利用可能率
並びに一般的効用を増大させるために、再生の最適化を
提案している。これまで指摘してきたように、先行技術
は再生の問題をダイナミックメモリの動作を改良すると
いう視点から解決して釆たらしい。したがって、先行技
術は全システムの観点から問題を解決するのに失敗して
いるように見える。この理由により、先行技術は特定の
プロセッサの要求に再生を適合させる技術を提案してい
ないようである。先行技術に述べられているメモリ再生
技術の改良は、多数のメモリユニットとプロセッサを含
んだ全情報処理システムの最適化でないこ、メモリそれ
自身の改良に限定されているのである。したがって、本
発明の第一の目的は、多数のダイナミックメモリユニッ
トの同期化をプ。

セツサが制御する、ダイナミックメモリシステムの再生
技術を与えることである。この目的並びにそれに関係し
た目的の達成は、多数のメモリユニットの再生装置をプ
ロセッサの制御の下に置くことで行なわれる。

米国特許第３８００２９５号に説明されているように、
プロセッサはメモリＢＳＭと接続されている。ＢＳＭは
基本記憶モジュールを意味し、記憶用の多数のメモリチ
ップを含むアレイを有する。本発明は、プロセッサが例
えば上記特許に示された型のメモリユニット（メモリＢ
ＳＭ）のいくつかと機能的に結合しているという意味に
おいて、一歩進んでいる。多数のそのようなメモリユニ
ットが互いに非同期的に動作しているならば、最悪の場
合、プロセッサが絶えず一つ又は他のメモリユニットが
再生するのを持っているという状況が生じることは明白
である。例えば、プロセッサが第１のメモリユニット（
ＢＳＭ）へのアクセスを要求した時、再生が完了しユニ
ットが使用可能になるまでプロセッサは待たなければな
らない。第１のＢＳＭへ要求した動作が終了した時、第
２のＢＳＭが望まれ、その時第２のＢＳＭは再生の状態
にあり、プロセッサは再び待つことを要求されるのであ
る。本発明に従えば、プロセッサはメモリの使用を要求
するプロセッサの動作並びにメモリの使用を要求しない
プロセッサの動作あるいはそのどちらか一方を検出する
手段を有している。

メモリを必要としない動作の期間中に、「強制再生」線
が全メモリシステムのすべてのメモリユニットを同時に
再生する。この「強制再生」は各メモリユニットの内部
再生機構に優先し、各ユニットのタイミング制御装置を
すべてリセットする。その結果、内部再生は可能な最大
時間内では起こらない。内部再生機構は、当然、「強制
再生」信号をプロセッサから受け取らない場合は、情報
の消滅を防ぐためにダイナミックメモリの再生期間内に
各メモリユニットを自動的に再生するように作られてい
る。従って、プロセッサの制御により、メモリの使用さ
れない期間は再生に使用され、そのため、全再生期間が
使われてしまうまで余分の再生は行なわれなくなるので
ある。

本発明の技術は、個々のセルの再生期間の延長に関する
あらゆる改良あるいは個々のユニットがプロセッサに利
用可能な時間の割合を改善する技術などをさらに利用し
てもよい。最適化におけるもう一つの改良として、メモ
リシステムを構成し中央演算処理装置と結合された多数
のメモリユニットにより、プロセッサの制御下ですべて
のメモリユニットが同期化することによる全システムの
改善がなされている。第１図に、本発明に従う全システ
ムのブロック図が描かれている。プロセッサ１０は１番
目のメモリユニット１２にアドレス線２、制御線４並び
にデータバス線６を介して周知の方法で接続されている
。プロセッサ１０は、さらに別のメモリユニット１４並
びに１６にメモリユニット１２と同様の方法で接続され
ている。各メモリユニットは先行技術で述べられている
メモリＢＳＭと本質的には一致する。本発明はプロセッ
サ１０と種々のメモリユニットの間の以下で説明される
「強制再生Ｊ線８による付加的な接続を提案している。
強制再生線に加えられた強制再生信号は種々のメモリユ
ニットを同期化し、その結果以下で詳細に述べるような
全システムの改善がなされる。第２Ａ図はタイミング図
である。

例えば、１番目のメモリユニットのようなメモリユニッ
トの動作サイクルはＴである。メモリがプロセッサに対
して利用可能な時間な時間ｔｏからｔ，までであり、再
生動作を行なうのに要する時間はｔ，からｔ２までの期
間である。第２Ｂ図は、２つのメモリユニットが同じ利
用可能時間と再生期間の関係を持つ場合を説明している
。

ここでは、両方のメモリが時情郡。でスタートする場合
が説明されている。第２Ｃ図は、従来の技術を用いると
いかにして２つのメモリユニットが不可避的に、非同期
に動作するようになるかを説明している。

例えば、プロセッサｔｃで定義される期間内にメモリへ
のアクセスを要求したものと仮定する。望まれたアクセ
スは内部で予定していた再生とぶつかるので、再生はｔ
ｏ′に開始される。通常、再生に要するのと同じ時間（
△ｔ）で再生が完了した時、プロセッサはメモリユニッ
トへのアクセスを許される。しかし、プロセッサが利用
可能なものとして割り当てられた時間並びに通常、再生
のために使われる時間は、時間的にシフトされてしまっ
ている。本発明の強制再生技術を用いなければ、この特
定０のメモリユニットは全メモリシステムの他のメモリ
ユニットと同期しないでいるであろう。第３図は、本発
明に従うシステムのより詳細なブロック図である。

図示されているように、このシステムはプロセッサ１０
と複数のメモリュニッタト１２及び１４を有する。各メ
モリユニットは、プロセッサ１０と通常のアドレス線２
、制御線４並びにデータ母線６によって結合されている
。メモリユニット１２は、プロセッサからのアドレス線
２と制御線４を受けるインタフェィス論理２００を有し
ている。ィンタフェィス論理２０は通常のアドレス指定
、解読並びに駆動またその他に、タイミング制御なども
行なう。これはすべて先行技術でよく知られたことで、
参照した特許のいくつかに述べられている。データ母線
は複数のメモリタアレィ２２，２４並びに２６に通常の
よく知られた方法で接続されている。事実、本発明によ
り要求される、標準的なメモリユニット１２の唯一の変
型箇所は再生制御装置が強制再生入力８を受け入れるこ
とができる点だけである。第３図によれば、再生制御装
置２８はィンタフヱィス論理２０からの発振器入力６２
を受ける。

この発振器入力は通常、プロセッサー０から制御線の一
つを介して来る。第３図によれば、アレイタイミング２
０Ａはインタフェイス論理２０の一部として表示され、
再生サイクル開始タイミング信号６４を再生制御装置２
８から受け取り、再生サイクル終了信号６６を再生制御
装置２８へ送る。再生制御装置２８は再生アドレス６８
をィンタフェイス論理２０へ送り、結局、アレイアドレ
スと必要なタイミング信号がメモリへ図示された線７０
並びに７２を介して送られる。メモリユニット１４は、
あらゆる点でメモリユニット１２と等しく、図示されて
いるようにプロセッサ１０から強制再生信号を含めて同
じ入力を受け取る。

メモリユニット１４内の個々のブロックは装置１２と対
応を示すためにプライムで示されている。以前に指摘し
たように、各メモリユニット１２並びに１４の内部の構
成は、以下詳細に述べる再生制御装置２８並びに２８′
の詳細な点を除けば、先行技術で知られている。プロセ
ッサ１０の内部構造の一部が、第４図に本発明の一面を
詳細に説明するために示されている。

外部装置は割り込み論理３０へ信号を送る。それらの信
号の典型的なものは、割り込みレベル７４、入出力装置
制御７６並びにデータバス７８である。割り込み論理３
０はプロセッサ１０の種々の部分への出力を持っている
。例えば、謙取専用メモリ（ＲＯＳ）制御装置３４への
プログラム状況ワード（ＰＳＷ）交換８２である。割り
込み論理３０の他の出力は、プロセッサバス８４を介し
てプロセッサデータ制御装置３１へ接続されている。割
り込み論理３０からプロセッサの他の部分、例えば、命
令バス８６を経由する命令レジス夕３５への情報をゲー
トするのが、プロセッサデータ制御装置３１の機能であ
る。その他に、プロセッサデータ制御装置３１は、デー
タバス６を経由するメモリシステムへのデータをゲート
する。同様に、データバス６を経由してメモリシステム
から釆るデータも、命令バス８６を経由して命令レジス
タ３５へ、あるいは、プロセッサバス８４を経由して割
り込み論理３０へゲートされている。データや制御信号
は、データ処理技術で周知のように、プロセッサの他の
部分（図示されていない）へもゲートされる。また、割
り込み論理３０は出力信号をプロセッサ１０の他の部分
、例えば、直接に読取専用メモリ制御装置３４へ、出力
信号を送ることができる。本発明の一面に従うと、命令
レジスタ３５は命令を命令解読器３２へ移し、解読器３
２は読取専用メモリ制御装置３４を強制再生装置３６へ
オペレーションコード９０出力を与える。

強制再生装置３６はプロセッサ・システム・クロツク（
図示されていない）からクロック入力８８も受け取り、
メモリシステムへ強制再生出力信号８を与える。読取専
用メモリ制御装置３４は、複数の源が謙取専用メモリ制
御装置に入力を与えることを示すために、オアゲ−ト９
６入力を持つように図示されている。

複数の源としては、例えば、命令解読器３２は、前述し
たオベレーションコ−ド９０‘こ加えて、謙取専用メモ
リ制御装置３４へ開始アドレスＳＩを与える。読取専用
メモリ制御装置３４の出力は謙取専用メモリ３８へ入力
され、そこで読取専用メモリは種々のサイクルを遂行し
、制御フィールド出力によってプロセッサ内の逐次操作
を制御する。謙取専用メモリ３８内のあるステップが終
了した時、読取専用メモリの次のアドレス９４、すなわ
ち、ＲＯＳ内の次にアクセスされるべきアドレスが読取
専用メモリ制御装置３４へ入力される。このようにして
、次に指定された動作が読取専用メモリ３８内で実行さ
れ、制御フィールドとしてプロセッサ内の種々の装置へ
出力が与えられる。一連のステップが完了した時、新し
い開始アドレスＳＩあるいはＰＳＷ交換８２のような新
しい指令を示す新しい命令が、命令解読器３２あるいは
割り込み論理３０から受け取られる。周知のように、メ
モリを必要とする動作中にメモリユニットはメモリアド
レス制御装置３９によってアクセスされる。装置３９は
競取専用メモリ制御装置３４から入力を受け取り、アド
レス信号２と制御信号４の出力をメモリシステムへ与え
る。しかし、プロセッサ内の動作は読取専用メモリ３８
によって制御され、一連のステップは通常、新しい命令
が謙取専用メモリ制御装置３４に受け入れられた時に遂
行される。そのような一連のステップがメモリ動作を必
要とするか否かは、プログラムの知識や特定の命令の性
質によって、予め決定することができる。このため、新
しい命令が受け取られるとすぐに、強制再生動作を遂行
するのに充分な時間、メモリシステムが空いているかど
うかを知ることができる。一つの実施例にあっては、オ
ベレ−ションコードが命令解読器３２から強制再生装置
３６へ移され、充分なメモリのあき時間を与える命令を
示すオペレーションコードが存在した時に強制再生信号
が発生される。今までの説明で明らかになったように、
、強制再生装置３６が、本発明によってつけ加えられた
ものであり、第４図に示されているプロセッサはそれ以
外は従来のものである。強制再生装置３６の一実施例の
詳細が第５図に図示されている。

図示されたように、オペレーションコード９川ま解読器
４２で解読され、比較回路４４へ与えられる。再生を行
なうのに充分なメモリの空き時間があるものと予め定め
られているオペレーションコードのすべてが、レジスタ
４０に記憶されている。比較回路４４は、解読器４２か
ら与えられる解読されたオペレーションコードをレジス
タ４川こ記憶されているすべてのオペレーションコード
と比較し、もし一致が見し、出された場合、再生指令信
号がアンド回路４６へ送られる。アンド回路４６へのク
ロック入力８８が存在すれば、強制再生信号８が、駆動
装置４８によってメモリユニットへ送られる。メモリユ
ニットへ送られた強制再生信号は、通常、第６図に詳細
に掻かれている再生制御回路２８へ加えられる。強制再
生がない時、再生カウンター５２は典型的なあり方で発
振器入力６２によりステップを刻んでいる。カウンター
のカウントが再生を要求するカウントに等しくなった時
、再生ラッチ５４がセットされ、アレイタイミング２０
Ａが再生サイクルを開始するように指令される。再生ラ
ツチがリセツトされ、ステップ・アドレス−カウンター
６６はメモリユニット内のアドレスを再生し始める。再
生サイクルが終了した時、再生ラツチはリセツトされる
。再生カウンターは再生ラッチからの出力信号でそれ以
前にリセットされている。この時点で、メモリユニット
は次の再生がカウンターのカウントによって指示される
まで、プロセッサカミ去り用できるものとなる。本発明
によれば、オア回路５０‘こ加えられた強制再生信号８
は、前述した装置で再生カウンターによって供給された
のと同じ指令を作り出し、その結果メモリユニットが再
生される。前述したように、カウンター５２が既定のカ
ウントに達するまでに、強制再生信号が再び受信されな
い場合はメモリユニットは通常の方法で再生を行なう。
アレイタイミング（普通、メモリユニット内にある）は
前述の第３図でィンタフェィス論理２０の一部分として
示されていたので、参照番号２０Ａで示されている。上
記説明は、来たるべきメモリ動作が予め知られるような
全システム構成を記述している。

従って、メモリを必要としない操作が検出されると、プ
ロセッサと結合しているメモリシステムの全メモリユニ
ットが再生させられ、次のメモリサイクル時間中全メモ
リは利用可能となる。強制再生指令がメモリシステムへ
送られるべき時間を見分ける他の技術は第７図に説明さ
れている。対応する装置は、プライムの付いた対応する
参照番号で見分けられる。第４図、第５図並びに第７図
によれば、第４図で示されている命令解読器３２は、第
７図では命令解読器３２′として示されている。この装
置３２′は、オペレーション・フィールド９７と拡張オ
ペレーション９８を含む、命令レジスタ３５′からの入
力を受け取る。命令解読器３２′は読取専用メモリ制御
装置３４′へ通常の方法で出力を与える。拡張オペレー
ション９８は、命令がメモリ操作を要求するか否かに関
するコードを含んでいる。もし、メモリ操作が要求され
ないならば、命令解読器３２′はアンド回路４６′へ出
力線９９でその旨の表示をするのである。メモリが必要
でないという表示と、適当なクロック入力がある時、ア
ンド回路４６′は強制再生信号をメモリシステムへ送る
。駆動回路４８′は、第５図の駆動回路４８に対応し、
通常、プロセッサからの強制再生信号をメモリシステム
へ送る。強制再生動作が起こるべき、メモリの空き時間
を決定する他の方法が第８図に説明されている。

命令解読器３２″と命令レジスタ３５″は、以前の図面
との対応を示すために２重プライムで表記されている。
同様に、読取専用メモリ制御装置３４″は、命令解読器
３２′の出力に接続され、出力を２重プライムで示され
た読取専用メモリ３８″へ送る。この実施例では、読取
専用メモリワードはメモリを必要としない動作を示す余
分のビットを与えられている。さて、読取専用メモリ３
８″が謙取専用メモリ制御装置３４″からの入力によっ
て附勢される時、謙取専用メモリ３８″は全プロセッサ
の動作を制御する制御フィールドの通常の出力を与える
。読取専用メモリ３８″は通常一連の命令ステップに関
してプログラムされているから、謙取専用メモリ３８″
の出力は、謙取専用メモリ制御装置３４″へ送られるべ
き次の読取専用メモリアドレス９４″を含んでいる。謙
敗専用メモリ３８″に貯蔵されているメモリワードに余
０分のビットを使用することにより、少なくともメモリ
システムを再生するのに要する時間だけ、メモリシステ
ムをアクセスする必要のない操作が、この特別のビット
によって見分けられる。この特別なビットからの謙取が
され、アンド回路４６″の入力にクロックパルス８８が
入る時、強制再生信号が駆動回路４８″によってメモリ
システムへ送られる。第９図は、複数のプロセッサ１０
と１１が複数のメモリユニット１２′と１４′と共に、
システムとして動作する、さらに別の実施例を説明して
いる。

通常行なわれているように、各プロセッサ１０と１１は
メモリユニット１２′と１４′の各々に制御とデータの
結合を持っている。また、制御線とデータ線はプロセッ
サ１０とプロセッサ１１とを互いに結合してもいる。複
数のプロセッサを使用するシステムで通常行なわれてい
るように、それらのうち一つは保守プロセッサに選ばれ
ている。この場合、プロセッサ１０が保守プロセッサと
して説明されていて、プロセッサ１０と１１のどちらも
メモリ操作を要求しない時に関しての決定を行なう。そ
の時には、全メモリユニットを同時に強制再生するため
に、再生信号８が全メモリユニットに送られる。保守プ
ロセッサを持たない型のシステムの場合は、すべてのプ
ロセッサが強制再生入力をアンド回路へ送ることができ
、すべてのプロセッサがメモリ操作を必要としないと表
示した時に、アンド回路の出力が全メモリユニットを再
生する。ここで、述べられたシステムの操作は、当技術
分野で周知のデータ処理システム、例えば参照された特
許に述べられているものと、実質的には同一である。

上記実施例は、謙取専用メモリの制御の下で処理が実行
される、いわゆる「ミニプロセッサ」並びに「マイクロ
プロセッサ」において使途を見し、出すのである。この
型のシステムでは、動作は逐次に実行される。従って、
読取専用メモリ中の特定の一連の操作を選び出す開始ア
ドレスが、メモリ操作が要求されるまでに強制再生を行
なう時間があるかどうかの指標を与える。強制再生動作
が起こるたびに、システム中のすべてのメモリユニット
は同期化され、全メモリユニットのプロセッサに対する
利用可能度を最適化する。第２Ａ図の説明に戻ると、Ｔ
はメモリサイクルで、時間則。からｔ，まではダイナミ
ックメモリがプロセッサに利用され得る時間である。ｔ
，からｔ２までの時間にメモリシステムは再生されなけ
ればならない。最初、すべてのメモリが同時に再生され
たとすれば、第２Ｂ図に示されているように第１のメモ
リユニットは第２のメモリユニットと同じ時間的関係に
あるであろう。（システム中の他のすべてのメモリユニ
ットがそうであるように）システム中のすべてのメモリ
ユニットがプロセッサに同時に利用可能になっているの
は高度に望ましく且つ効率的なことである。しかし、第
２Ｃ図のように、２つのメモリユニットが順序がずれて
しまうことがあり得る。これは、メモリの一つが、通常
の再生と重なる時間にプロセッサにアクセスを要求され
ることによって起こる。第２Ｃ図のように、再生サイク
ル（△ｔ）は、望まれたメモリ・アクセス・サイクルｔ
ｃが起こる以前に、起こらなければならない。このため
、第２のメモリユニットは第１のメモリユニットとの順
序から自動的にはずれてしまう。。本発明の強制再生を
用いると、このことは起こりにくくなる。なぜなら、メ
モリユニットはメモリサイクルが遂行される時までに、
通常は、強制再生を受けてしまうからである。さらに、
第２Ｃ図に説明されている問題が生じたならば、プロセ
ッサに指示される次のメモリの空き時間の間に、全メモ
リユニットが再び互いに同期化されるようになるのであ
る。第２８図に示された多数のメモリユニットを同期化
させる強制再生は、第３図に説明された構造によって遂
行される。プロセッサー０並びにメモリユニット１２及
び１４は、従来の且つ周知の方法で動作する。本発明に
従い、プロセッサー０から各メモリユニットへの強制再
生線がつけ加えられている。プロセッサ１０がメモリは
再生に充分な時間、必要とされないと決定した時、強制
再生信号がメモリユニット１２及び１４へ伝送され、同
時にそれらを再生する。この強制再生信号は、再生制御
装置２８及び２８′によって与えられる内部再生に優先
し、次のメモリサイクルの間、プロセッサ１０にメモリ
ユニットを利用できるようにする。しかし、この時、プ
ロセッサ１０がメモリユニットの保持時間を超えた期間
メモリ動作を要求した時、当然、内部再生制御装置２８
及び２８′が必要な再生を行なわせるであろう。しかし
、次のプロセッサ１０のメモリ空き時間には、強制再生
線は、再び、同時に全メモリユニットを再生するであろ
う。こうして、先行技術では非同期的に動作していた複
数のメモリユニットは、今、同期的にプロセッサ１０‘
こ利用され得るようになるであろう。プロセッサ１０が
強制再生の起こるべき時を決定する一つの方法が、第４
図に説明されている。

命令は、命令解読器３２に与えられる前は、通常、命令
レジスタ３５に貯えられている。命令解読器３２は開始
アドレスＳＩを読敬専用メモリ制御装置３４内のオア回
路９６へ与える。一つの実施例では、命令解読器３２は
、強制再生信号を発生する強制再生装置３６へも、解読
されたオペレーションコード９０を与える。強制再生装
置３６は、プロセッサ１０のシステムクロツク（図示さ
れていない）からのクロック入力を受け取り、強制再生
信号がシステムの残部と同期するようにする。謙取専用
メモリ制御装置３４は読取専用メモリ３８へ出力を与え
る。謙取専用メモリの一連のアドレスが読み取られると
、「謙取専用メモリの次のアドレス」が謙取専用メモリ
制御装置３４のオア回路９６の他の入力に入力される。
この時、メモリシステムの動作は要求されないであろう
。そのような場合に、強制再生装置３６に受け取られる
オペレーションコードは、装置３６が「強制再生」信号
をメモリシステムへ伝送する原因となる。第４図の強制
再生回路を詳細に説明した第５図によれば、一実施例に
おいて、強制再生回路３６は、メモリ動作を必要とせず
メモリの強制再生を許すのに充分な時間を持ったオベレ
ーションコ−ドのすべての記憶を含んでいる。

これらのオペレーションコードは、例えば、レジスタ４
川こ記憶されていてもよい。オペレーションコードは解
読回路４２によって解読される。解読回路４２の出力は
、比較回路４４において、レジスタ４０内のオペレーシ
ョンコードの各々と比較される。レジスタ４０は循環型
で、貯えられているオペレーションコードを比較回路４
４へ連続的に与えている。−数が生じた時、すなわち、
そのオペレーションコードが既定の時間内にメモリ動作
が必要とされないことを示した時、アンド回路４６へ出
力が供給される。アンド回路は他の入力としてクロツク
入力を受け取っている。従って、適当なクロック期間の
間に、信号がアンド回路４６によって駆動回路４８へ与
えられ、駆動回路はメモリユニットの全部に強制再生出
力信号を与える。第６図に示されているように、強制再
生出力は再生制御装置２８のオア回路５０で受信される
。

再生制御装置２８は再生カウンターで他の入力を受け取
る。この入力は、普通はプロセッサ１０の中にある発振
器（図示されていない）からの発振器入力である。再生
カウンター５２の出力をオア回路５０へ与えられ、オア
回路は再生ラッチ５４へ出力を与える。再生ラッチはア
レイタイミング回路２０Ａと再生カウンター５２のリセ
ット入力端子へ出力を与える。アレイタイミング２０Ａ
はリセット出力を再生ラッチ５４へ与え、ステップ・ア
ドレス・カウンター５６へも出力を与える。ステップ・
アドレス・カウンターにより、再生されるべきアドレス
がィンタフェィス論理２０へ与えられ、適当なメモリア
レイへ伝えられる。第６図に描かれた再生制御装置２８
の変型された部分は、再生カウンター５２からの出力な
いこ再生ラツチ５４をセットし再生カウンター５２をリ
セットするオア回路５０から成る。メモリユニットの強
制再生のために、利用し得るシステム時間を使うことに
よって、参照した特許に記述されている種々の内部的記
憶再生技術によって与えられる以上の改善を得る。

また、本発明は、強制再生信号を例えばクロックェラー
のような種々の障害を発見するのに使うことのできる診
断としての使途も与える。また、供給電圧が低下する場
合は、より頻繁な再生が通常要求される。メモリユニッ
トのカウンターは予め定められたカウント数にセットさ
れているので、供給電圧が低下した時は、その時間がメ
モリユニットの保持時間を越えるかもしれない。このよ
うな場合に、プロセッサユニットは強制再生線を通じて
データの消失を防ぐために頻繁に再生動作を行なうのに
使うことができる。本発明の他の効用は、システムが始
動する時、強制再生線が実際の動作に先立ってメモリユ
ニットを附勢するのに使用できることである。その後、
システムは実際のプログラムが走る時から信頼のおける
動作を行なう。本発明は、動作が逐次に実行され、異な
った長さの時間の動作が行なわれる処理装置について特
に有利である。この装置では、特定の動作の開始時に、
メモリが必要でないような充分な長さの時間があるかど
うかを決定することが比較的単純になる。そのような利
用可能な時間は、前述したように、容劇こ標識を付ける
ことができ、強制再生メモリユニットに理想的に適して
いる。

【図面の簡単な説明】

第１図は本発明に従う全システムのブロック図、第２Ａ
図、第２Ｂ図、及び第２Ｃ図はタイミング図、第３図は
本発明に従う全システム構成の実施例のより詳細なブロ
ック図、第４図は本発明に従って使用される中央演算処
理装置の一部分のフロック図、第５図は演算処理装置内
の強制再生装置のより詳細なブロック図、第６図はメモ
リユニット内の再生制御装置のより詳細なブロック図、
第７及び第８図は強制再生信号が発生されるべき時間を
プロセッサが決定するための他の技術を説明する図、第
９図は多重処理システムにおいて本発明を説明した他の
実施例の説明図である。 ２・・・・・・アドレス線、４・・・・・・制御線、６
・・・・・・丁−夕母線、８・・・・・・強制再生線、
１０・・・・・・プロセッサ、１２……第１のメモリユ
ニット、１４……第２のメモリユニット、１６……第Ｎ
のメモリュニツト。 ＦＩＧ．Ｉ ＦＩＧ．２Ａ ＦＩＧ．２８ ＦＩＧ．２Ｃ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７ ＦＩＧ．８ ＦＩＧ．９

Claims (1)

【特許請求の範囲】
1. １ 電子的デイジタル情報を処理するための処理装置を
   有するデータ処理システムにおいて、記憶されている情
   報を保存するために再生動作を必要とするダイナミツク
   メモリユニツトを複数個含む記憶システムと、再生動作
   を行なうのに充分な期間メモリをアクセスしない命令又
   はプログラム部分を検出し、該命令又はプログラム部分
   が実行される期間内に上記記憶システムを再生する手段
   とを有することを特徴とするデータ処理システム。