JPS5915219B2 - 主発振器の同期化装置 - Google Patents

主発振器の同期化装置

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JPS5915219B2
JPS5915219B2 JP52137202A JP13720277A JPS5915219B2 JP S5915219 B2 JPS5915219 B2 JP S5915219B2 JP 52137202 A JP52137202 A JP 52137202A JP 13720277 A JP13720277 A JP 13720277A JP S5915219 B2 JPS5915219 B2 JP S5915219B2
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frequency divider
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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    • H04N5/00—Details of television systems
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    • H04N5/067—Arrangements or circuits at the transmitter end
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  • Multimedia (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Processing Of Color Television Signals (AREA)

Description

【発明の詳細な説明】 この発明は、主発振器の同期化装置に関するもので、特
に主発振器をその動作周波数と実質的に異った周波数を
もった基準信号に同期化するための装置に関するもので
ある。
装置中で主基準発振器が使用されることがしばしばある
。
この場合、主発振器の出力周波数から多数の２次周波数
が取出される。
このような主発振器の使用法はテレビジョン装置におい
て実施されている。
すなわち、比較的高い周波数で動作する主発振器を周波
数分周器に結合して、周波数および位相が主発振器にロ
ックされた水平同期信号および垂直同期信号を発生する
。
主基準発振器として動作するように設計された発振器は
、一般には恒温槽により安定化された形式のもの、ある
いは温度補償された形式のものが知られているが、この
ような発振器はそれ自体は±５ｐｒＭ程度の制限された
可変周波数調整範囲をもった特定の周波数用として優れ
たものである。
実際には、装置中の１個あるいはそれ以上の主発振器が
同期化法によって結合される。
この同期化法では、複数個の発振器がいわゆるジェネレ
ータ・ロ゛ツク動作またはジエンロック動作によって周
波数と位相が互いにロックされる必要がある。
ジエンロック動作においては、装置の基準として動作す
る１個の主発振器から供給される一般には低い周波数、
たとえばテレビジョン装置における水平線周波数をもっ
た外部信号が、他の主発振器を装置の基準にロックする
ために使用される。
各主発振器のループ中にある位相検出器は、その等価２
次周波数、たとえばその水平線周波数をもつた信号を、
装置の基準となる水平線周波数をもった外部基準信号と
比較する。
位相検出器に供給される２つの入力信号間に位相差があ
ると、該位相検出器は誤差信号を発生する。
この誤差信号は局部主発振器の制御入力に供給され、そ
の出力信号の位相を外部基準信号に一致させる。
それによって局部主発振器を装置に同期させる。
もし局部発振周波数の信号と装置の基準周波数の信号と
の間の位相差が比較的太きければ、低い２次周波数を発
生させるためｉこ使用される主発振器の出力周波数の分
周比が比較的大きくなり、また通常使用し得る主発振器
の変動範囲も制限されているので、すべての２次周波数
の同期をとるためにはかなりの時間、たとえば６０秒も
必要とする。
局部主発振器の同期をとるために、従来は通常２あるい
はそれ以上の外部基準信号を必要とした。
このような装置では、局部主発振器の出力周波数あるい
はそれに近い周波数を持った第１の基準信号は局部主発
振器を修正するために使用され、一方、低い周波数の第
２の基準信号は低い２次周波数を発生させるための分周
器をリセットするために使用される。
しかしながら、２あるいはそれ以上の外部基準信号の周
波数に大きな差があると、リセット時における分周器の
カウントダウンの状態によって低い２次周波数の出力信
号にかなりの時間および位相ずれが生ずる。
この発明の好ましい実施例においては、単一の外部基準
信号と、周波数が実質的に異った２あるいはそれ以上の
出力信号を発生する発振器とを同期化するための装置が
設けられている。
この装置は、第１の出力信号を発生する制御可能な発振
器を具備している。
上記第１の出力信号は分周器に結合され、この第１の出
力信号から第２の出力信号を発生させる。
位相検波器は第２の出力信号と、この第２の出力信号と
実質的に同じ周波数を持った外部基準信号とに応動して
、上記第２の出力信号と外部基準信号との間の位相差を
表わす位相制御信号を発生する。
結合手段が上記位相制御信号を上記発振器に供給して上
記第２の出力信号と外部基準信号の位相を一致させる。
分周器に結合された制御手段が同期化開始信号（例えば
後述の波形２ａの信号）に応答して分周器をリセットし
、その後、その同期化開始信号に次いで最初に現われる
外部基準信号に応答してこの分周器を再び付勢する。
以下、図示の実施例によってこの発明の詳細な説明する
。
第１図において、電圧制御主発振器１０は、電圧源Ｖと
基準点（アース）との間に接続されたポテンショメーク
８によって設定されるバイアス電圧の制御の下で特定の
周波数で動作する。
主発振器の出力は出力端子および分周器１２の入力に結
合されている。
分周器１２は周知の形式に構成されており、主発振器１
０から供給される出力周波数を、該主発振器に対して選
定された特定の周波数および必要とする低い２次周波数
によって定められる所定数ｎで分周する。
セカム（ＳＥＣＡＭ）テレビジョン標準用としての代表
的な例を示すと、主発振器１０の発振周波数は４，４０
６，２５０Ｈｚｙｎは２８２、低い２次周波数は所望の
水平線周波数である１５，６２５Ｈｚである。
分周器１２の出力は位相検出器１４の一方の入力端子に
結合され、またスイッチＳ２によって出力端子３０に結
合されている。
出力端子３０に現われる信号は局部水平タイミング基準
信号（波形２ｆ）として利用することができる。
ジエンロック動作モードでは、ジエンロック制御信号が
アンド・ゲート２２の一方の入力端子３１に供給される
。
同期をとるための外部水平信号が端子３３に存在すると
きには、それに関連する制御信号がアンド・ゲート２２
の他の入力端子３２に供給される。
レベル変化（波形２ａのｔ４）の形で現われるアンド・
ゲート２２の出力信号は切換命令信号で、図式的に示し
たスイッチＳ、およびＳ２を「外部」位置に切換え、ま
た単安定マルチバイブレーク２０をトリガする（波形２
ｂの１．）。
マルチバイブレータ回路２０の出力信号はセット−リセ
ット形フリップ・フロップ１８のセット端子に供給され
る。
フリップ・フロップ１８のＱ出力（波形２ｃのｔ。
〜１５）は分周器１２のリセット端子に供給されて該分
周器１２の計数値を０にリセットし、分周器１２から水
平タイミング基準信号が発生するのを停止させる（波形
２ｄの１４〜１５）。
端子３３に供給される外部同期基準信号（波形２ｅ）は
位相検出器１４の他の入力に供給卒れ、またスイッチＳ
２によって端子３０に供給される。
前に述べたように、位相検出器１４は内部で発生した信
号すなわち分周器１２の出力と外部から供給された基準
信号との間の位相差を表わす制＠Ｊ信号を発生する。
しかしながら、主発振器１０の制御入力はスイッチＳ１
によって低域通過フィルタ１６を経て位相検波器１４の
出力に結合されており、また分周器１２はフリップ・フ
ロップ１８の出力によってそのリセット端子に供給され
た制御信号によって０計数値に維持されているので、位
相検波器１４の一方の入力はＯになる。
出力端子３０に現われるすぐ次の外部水平タイミング・
パルス（波形２ｅの１５）、によってフリップ・フロッ
プ１８をリセットし、該フリップ・フロップ１８のＱ出
力を低下させ（波形２ｃのｔ５）、分周器１２を再び動
作させる。
分周器１２が所定の計数値に達すると、該分周器１２は
パルス出力を発生しく波形２ｄのｔ７）、このパルス出
力は位相検出器１４のオープン入力端子に供給される。
主発振器１０の周波数変動は極く僅かであるから、分周
器１２の最初の出力パルスは上記分周器で計数（カウン
トダウン）を開始した外部水平タイミング・パルスとタ
イミングが極めて接近している。
この時点では、位相検出器１４は比較のための２つの信
号、すなわち波形２ｅＯ）ｔ６における外部パルスと波
形２ｄのｔ７における分周器の出力パルスとを受信する
。
波形２ｄの１７の位置に分周器の出力パルスが在るとい
うことは、主発振器１０は位相検出器１４からの制御入
力の無い状態でゆっくりと動作していることを示してい
る。
上述のように２個の入力信号を受信した位相検出器１４
は主発振器１０の制御入力に供給するための制御信号を
発生し、発振器１０の動作を速くする。
分周器１２の次の出力パルス（波形２ｄの１８）は対応
する外部水平タイミング・パルス（波形２ ｅ ）ｔ
９ ）Ｊｌ：りも早く発生するが、このタイミング・パ
ルスに極めて接近していることを示している。
位相検波器１４はこ〜で再び位相比較を行なう。
その結果、波形２ｅのｔｉｏにおける外部水平タイミン
グ・パルス、波形２ｄの１１０における分周器の出力お
よび波形２ｆのｔｌｏにおける端子３０の出力はすべて
同期状態になる。
したがって、主発振器および２次周波数出力信号のすべ
ての同期が分周器１２の２乃至３のカウントダウンでと
られ、位相ロックに要する時間を最少に短縮することが
でき、しかもその間それぞれが実質的に違った周波数で
駆動される外部回路を殆んどあるいは全く乱すことがな
い。
以上は水平線周波数を、端子３３に供給される外部水平
信号に同期させる実施例について説明したが、この装置
は主発振器１０および端子３０の出力信号を外部から供
給される任意の信号に同期させることができる。
たとえば、この装置を水平線周波数およびフィールド周
波数に相当する各出力信号を外部から供給されるフィー
ルド周波数の信号に同期させるためにも使用して初期の
効果を得ることができる。
【図面の簡単な説明】
第１図はこの発明を実施した主発振器の同期化装置のブ
ロック回路図、第２ａ図乃至２ｆ図は第１図のブロック
形式で示した回路の動作を説明するための波形図である
。 １０・・・・・・発振器、１２・・・・・・分周器、１
４・・・・・・位相検出器、１６・・・・・・低域通過
フィルタ（結合手段）、１８・・・・・・フリップ・フ
ロップ、２０・・・・・・単安定マルチバイブレーク、
３３・・・・・・外部基準信号源。

Claims (1)

  1. 【特許請求の範囲】 １ 単一の外部基準信号と実質的に異った周波数を持っ
    た第１の出力信号を発生する主発振器を同期化する装置
    であって、 上記発振器に結合されていて、上記第１の出力信号から
    上記外部基準信号と実質的に同じ周波数を持った第２の
    出力信号を生成する分周器と、上記第２の出力信号と上
    記外部基準信号とに応答して、上記第２の出力信号と上
    記外部基準信号との間の位相差を示す制御信号を生成す
    る位相検出手段と、 上記制御信号を上記発振器に結合して、上記第２の出力
    信号と上記外部基準信号の位相を一致させる手段と、 供給される同期化開始信号に応答して上記分周器の動作
    を停止させ、その後、上記同期化開始信号に次いで最初
    に現われる外部基準信号に応答して上記分周器の動作を
    初期状態から再び開始する制御手段と、 を備えた、主発振器の同期化装置。
JP52137202A 1976-11-15 1977-11-14 主発振器の同期化装置 Expired JPS5915219B2 (ja)

Applications Claiming Priority (4)

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GB000047546/76 1976-11-15
GB4754676A GB1589278A (en) 1976-11-15 1976-11-15 Master oscillator synchronising system
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US000000776711 1977-03-11

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JPS5915219B2 true JPS5915219B2 (ja) 1984-04-07

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CA (1) CA1088636A (ja)
DE (1) DE2751021C3 (ja)
FR (1) FR2371090A1 (ja)
IT (1) IT1087050B (ja)
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