JPS59155126A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59155126A JPS59155126A JP58028814A JP2881483A JPS59155126A JP S59155126 A JPS59155126 A JP S59155126A JP 58028814 A JP58028814 A JP 58028814A JP 2881483 A JP2881483 A JP 2881483A JP S59155126 A JPS59155126 A JP S59155126A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- electrode
- oxide film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装１ｉｖｃおける半導体層と該半導体
肩上に設けられた金属配線層との電気的接続の為の電極
部の形成方法に関するものである。
肩上に設けられた金属配線層との電気的接続の為の電極
部の形成方法に関するものである。
従来、半導体装置１例えば、シリコンゲート電界効果型
半導体装置において、半導体層と金属配線層との電気的
接続の為の電極部の形成方法としては、第１図（ａ）な
いし第１図（Ｃ）で示すような方法が用いられている。
半導体装置において、半導体層と金属配線層との電気的
接続の為の電極部の形成方法としては、第１図（ａ）な
いし第１図（Ｃ）で示すような方法が用いられている。
以下にその方法を概略説明する。
まず、第１図（ａ）に示す様に半導体基板ｌｌ上に周知
の選択酸化法によって、フィールド酸化膜１２゛および
ゲート酸化膜１３ｅ形成し、さらに、その上面に、多結
晶シリコン層を気相成長法によって被着し１通常の光食
刻法によって、シリコンゲート電極１４および、シリコ
ン配線層１５を形成し。
の選択酸化法によって、フィールド酸化膜１２゛および
ゲート酸化膜１３ｅ形成し、さらに、その上面に、多結
晶シリコン層を気相成長法によって被着し１通常の光食
刻法によって、シリコンゲート電極１４および、シリコ
ン配線層１５を形成し。
さらに、該シリコンゲート電極をマスクとして。
半導体素子形成領域にソース・ドレイン領域１６゜１７
を形成すΣ０ 次いで、第１図（ｂ）に示すように、前記半導体基板表
面に層間絶縁膜の為のシリコン酸化膜１８を形成し、そ
の上面に７オトレジスト膜１９を被着し、バターニング
して、ソース・ドレイン領域１６゜ｌ７およびシリコン
配線層１５上に、電極取り出しの為の開口部２０，２１
．２２ｅ設ける為のマスクとする。
を形成すΣ０ 次いで、第１図（ｂ）に示すように、前記半導体基板表
面に層間絶縁膜の為のシリコン酸化膜１８を形成し、そ
の上面に７オトレジスト膜１９を被着し、バターニング
して、ソース・ドレイン領域１６゜ｌ７およびシリコン
配線層１５上に、電極取り出しの為の開口部２０，２１
．２２ｅ設ける為のマスクとする。
次いで、第１図（Ｃ）に示すように、前記フォトレジス
ト膜をマスクとして、シリコン酸化膜１８をパターニン
グし、ソース・ドレイン領域１６．１７およびシリコン
配線層１５上に、電極取り出しの為の開口部２０． ２
１． ２２′ｌｔ形成し、さらに。
ト膜をマスクとして、シリコン酸化膜１８をパターニン
グし、ソース・ドレイン領域１６．１７およびシリコン
配線層１５上に、電極取り出しの為の開口部２０． ２
１． ２２′ｌｔ形成し、さらに。
該開口部２０，２１．２２上に、金属薄膜配線層２３．
２４．２５全形収して、半導体装置が完成する。
２４．２５全形収して、半導体装置が完成する。
上述した。製造方法でに、ソース・ドレイン領域１６．
１７およびシリコン配線層１５と、金属薄膜配線層２３
．２４および２５との電気的接続は１層間絶縁膜として
のシリコン酸化膜１８に設けられた開口部２０．２１お
よび２２ｆ：通して行なわれる。
１７およびシリコン配線層１５と、金属薄膜配線層２３
．２４および２５との電気的接続は１層間絶縁膜として
のシリコン酸化膜１８に設けられた開口部２０．２１お
よび２２ｆ：通して行なわれる。
ところで、この場合、開口部側壁の傾斜が急峻になり、
この部分で金属薄膜配線層が断線するという欠点があっ
た。しかも、最近の集積回路の大規模集積化に伴い、超
微細化が進み、開口部の形成にあっても、？イドエッチ
量の少ない異方性ドライエツチング法が用いられるよう
になり、前記欠点はますます助長される方向ｖＣある。
この部分で金属薄膜配線層が断線するという欠点があっ
た。しかも、最近の集積回路の大規模集積化に伴い、超
微細化が進み、開口部の形成にあっても、？イドエッチ
量の少ない異方性ドライエツチング法が用いられるよう
になり、前記欠点はますます助長される方向ｖＣある。
前記欠点をなくす為に、従来に、開口部の形成にあたり
開口部側壁ｖｃある程度のテーパをつけるべく各種の処
理を施し７′ｃす、段差被覆性の良いスパッタリング法
による金属薄膜配線層の形成等によｐ対策としている。
開口部側壁ｖｃある程度のテーパをつけるべく各種の処
理を施し７′ｃす、段差被覆性の良いスパッタリング法
による金属薄膜配線層の形成等によｐ対策としている。
しかしながら、前者の場合に、ゲート電極等の半導体基
板の所要部と、開口部との距離をある程度とらないと、
前記半導体基板の所要部と前記開口部上に設けられた金
属薄膜配線層との絶縁が不十分となり歩留低下を生じる
。従って、集積回路の大規模集積化に対する障害となる
。
板の所要部と、開口部との距離をある程度とらないと、
前記半導体基板の所要部と前記開口部上に設けられた金
属薄膜配線層との絶縁が不十分となり歩留低下を生じる
。従って、集積回路の大規模集積化に対する障害となる
。
また後者の場合も、完壁な対策とは言えず、開口部側壁
の金属薄膜配線層の膜厚が不十分となって１歩留低下を
生じてしまう。
の金属薄膜配線層の膜厚が不十分となって１歩留低下を
生じてしまう。
本発明は１上記従来の半導体装置の製造方法の欠点を解
消することを目的とし、半導体上に形成された絶縁体層
に、電極取り出しの為の開口部を設ける工程をなくすこ
とによシ１．急峻な開口部側壁部分での金属薄膜配線層
の断線を防止することを特徴とする半導体装置の製造方
法を提供するものである。
消することを目的とし、半導体上に形成された絶縁体層
に、電極取り出しの為の開口部を設ける工程をなくすこ
とによシ１．急峻な開口部側壁部分での金属薄膜配線層
の断線を防止することを特徴とする半導体装置の製造方
法を提供するものである。
すなわち本発明の特徴に、半導体基板の一生表面に半導
体素子を形成する工程と、該素子の形成された半導体基
板上に多結晶シリコン層を被着する工程と、該多結晶シ
リコン層の前記素子領域の電極部分上に２部分的にマス
ク材を被着する工程と、該マスク材をマスクとして、前
記多結晶シリコン層中に、酸素イオン注入を行なった後
シリコン酸化膜に変換する工程と、前記マスク材を除去
した後、電極部上に残存する多結晶シリコン層と接触し
て金属薄膜配線層を形成する工程とを含む半導体装置の
製造方法ｒｃある。
体素子を形成する工程と、該素子の形成された半導体基
板上に多結晶シリコン層を被着する工程と、該多結晶シ
リコン層の前記素子領域の電極部分上に２部分的にマス
ク材を被着する工程と、該マスク材をマスクとして、前
記多結晶シリコン層中に、酸素イオン注入を行なった後
シリコン酸化膜に変換する工程と、前記マスク材を除去
した後、電極部上に残存する多結晶シリコン層と接触し
て金属薄膜配線層を形成する工程とを含む半導体装置の
製造方法ｒｃある。
以下に本発明の実施例として、半導体層と該半導体層上
に絶縁膜を介して設けられた金属薄膜配線層との電気的
接続を得るための製造方法を、シリコンゲート電界効果
型半導体装置に適用した場合について、第２図（ａ）な
いし第２図（ｅ）とともに説明する。
に絶縁膜を介して設けられた金属薄膜配線層との電気的
接続を得るための製造方法を、シリコンゲート電界効果
型半導体装置に適用した場合について、第２図（ａ）な
いし第２図（ｅ）とともに説明する。
第２図（ａ） ｉ、周知の製造方法により、ソース・ド
レイン領域め形＠までを行なった断面図を示すものであ
り、第１図（ａ）と対応しておｔ）、３１ａシリコン基
板、３２はフィールド酸化膜、３３はゲート酸化膜、３
４は多結晶シリコンゲート電極。
レイン領域め形＠までを行なった断面図を示すものであ
り、第１図（ａ）と対応しておｔ）、３１ａシリコン基
板、３２はフィールド酸化膜、３３はゲート酸化膜、３
４は多結晶シリコンゲート電極。
３５は多結晶シリコン配線、３６，３７ｉソース・ドレ
イン領域である０ 次に、−第２１１（ｂ）ｔｃ示すように全面に多結晶シ
リコン層３８を被着するＯ 次に、第２図（Ｃ）に示すようｖｃ、該多結晶クリコン
層３８の前記ソース・ドレイン領域３６，３７および多
結晶シリコン配線３５等の電極部分上に。
イン領域である０ 次に、−第２１１（ｂ）ｔｃ示すように全面に多結晶シ
リコン層３８を被着するＯ 次に、第２図（Ｃ）に示すようｖｃ、該多結晶クリコン
層３８の前記ソース・ドレイン領域３６，３７および多
結晶シリコン配線３５等の電極部分上に。
部分的ｒニアオドレジスト膜マスク３９．４０お工び４
１を形成し、これを保護マスクとして上面より酸素イオ
ンを注入する。酸素イオンのドーズ量ｊｊｌＱ（ｍ
程度が必要で、フォトレジスト膜の膜８−２ 厚は、注入される酸素イオンによって損傷し１も破壊さ
れない程度のものとする。又、イオン注入の加速電圧に
、該多結晶シリコン層３８の膜厚により適当に変えられ
る。
１を形成し、これを保護マスクとして上面より酸素イオ
ンを注入する。酸素イオンのドーズ量ｊｊｌＱ（ｍ
程度が必要で、フォトレジスト膜の膜８−２ 厚は、注入される酸素イオンによって損傷し１も破壊さ
れない程度のものとする。又、イオン注入の加速電圧に
、該多結晶シリコン層３８の膜厚により適当に変えられ
る。
次に、フォトレジスト膜マスク３９．４０および４１を
溶解除去した後、第２図（ｄ）に示すように。
溶解除去した後、第２図（ｄ）に示すように。
高温熱処理又げ、レーザーアニール等の方法によシ、該
多結晶シリコン層３８の酸素イオン注入がなされた部分
を、シリコン酸化膜４２Ｖｃ変換して。
多結晶シリコン層３８の酸素イオン注入がなされた部分
を、シリコン酸化膜４２Ｖｃ変換して。
絶縁体とし、ｖＩ素イオン注入がされなかった該多結晶
シリコン層の部分領域４３．４４および４５μ、それぞ
れソース・ドレイン領域３６．３７および多結晶シリコ
ン配線３５の電極取り出し領域となる。
シリコン層の部分領域４３．４４および４５μ、それぞ
れソース・ドレイン領域３６．３７および多結晶シリコ
ン配線３５の電極取り出し領域となる。
次に第２図（ｅ）ＶＣ示すように、アルミニウム層全被
着して、写真食刻法によりパターニングして。
着して、写真食刻法によりパターニングして。
ソース・ドレイン電極配線４６．４７および多結晶シリ
コン配線３５の引出配線４８を形成して。
コン配線３５の引出配線４８を形成して。
半導体装置が完成する。
なお、上記実施例では、電極取り出し領域となる多結晶
シリコン層３８は、ノンドープとしていたが、必要に応
じてドーピングしておいてもかまわない。
シリコン層３８は、ノンドープとしていたが、必要に応
じてドーピングしておいてもかまわない。
以上、詳述したように、本発明によれば、半導体素子の
形成された半導体基板上に多結晶シリコン層を被着し、
該多結晶シリコン層の電極部分以外には、酸素をイオン
注入して、シリコン酸化膜に変換して絶縁体とするもの
でちゃ、電極部分の段差や傾斜は、かなり緩和されてお
９従米のように１層間絶縁膜に、電極とり出しの為の開
口部を設けることがないので、開口部側壁の急峻な傾斜
部での金属薄膜配線層の断線がなくなり、半導体集積回
路装置の歩留向上が図れる製造方法を提供できる。
形成された半導体基板上に多結晶シリコン層を被着し、
該多結晶シリコン層の電極部分以外には、酸素をイオン
注入して、シリコン酸化膜に変換して絶縁体とするもの
でちゃ、電極部分の段差や傾斜は、かなり緩和されてお
９従米のように１層間絶縁膜に、電極とり出しの為の開
口部を設けることがないので、開口部側壁の急峻な傾斜
部での金属薄膜配線層の断線がなくなり、半導体集積回
路装置の歩留向上が図れる製造方法を提供できる。
第１図（ａ）ないし第１図（ａ）ｒｘ ｈ従来の半導体
装置の製造方法を示す断面図であり、第２図（ａ）ない
し第２図（ｅ） Ｈ本発明の一実施例を説明する為の各
製造工程を示す断面図である０ 尚１図において、３１・・・シリコン基板、３２・・・
フィールド酸化膜、３３・・・ゲート酸化膜、３４・・
・多結晶シリコンゲート電極、３５・・・多結晶シリコ
ン配線、３６．３７・・・ソース・ドレイン領域、３８
・・・多結晶クリコン層、３９，４０．４１・・・フォ
トレジスト膜マスク、４２・・・酸素のイオン注入によ
って変換されて形成されたシリコン酸化膜、４３゜４４
．４５・・・ソース・ドレイン領域３６．３７および、
多結晶シリコン配線３５の電極取り出し領域、４６，４
７．４８・・・ソース・ドレイン電極配線および多結晶
シリコン配線３５の引出配線としてのアルミニウム層。
装置の製造方法を示す断面図であり、第２図（ａ）ない
し第２図（ｅ） Ｈ本発明の一実施例を説明する為の各
製造工程を示す断面図である０ 尚１図において、３１・・・シリコン基板、３２・・・
フィールド酸化膜、３３・・・ゲート酸化膜、３４・・
・多結晶シリコンゲート電極、３５・・・多結晶シリコ
ン配線、３６．３７・・・ソース・ドレイン領域、３８
・・・多結晶クリコン層、３９，４０．４１・・・フォ
トレジスト膜マスク、４２・・・酸素のイオン注入によ
って変換されて形成されたシリコン酸化膜、４３゜４４
．４５・・・ソース・ドレイン領域３６．３７および、
多結晶シリコン配線３５の電極取り出し領域、４６，４
７．４８・・・ソース・ドレイン電極配線および多結晶
シリコン配線３５の引出配線としてのアルミニウム層。
Claims (1)
- 半導体基板の一生表面藏半導体素子を形成する工程と、
該素子の形成された半導体基板上に多結晶シリコン層を
被着する工程と、該多結晶シリコン層の前記素子領域の
電極部分上に１部分的にマスク材を被着する工程と、該
マスク材をマスクとして前記多結晶シリコン層中亀酸素
イオン注入を行なった後シリコン酸化膜に変換する工程
と、前記マスク材を除去した後、電極部上に残存する多
結晶ンリコン層と接触して配線層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028814A JPS59155126A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028814A JPS59155126A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155126A true JPS59155126A (ja) | 1984-09-04 |
Family
ID=12258872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028814A Pending JPS59155126A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240762A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
-
1983
- 1983-02-23 JP JP58028814A patent/JPS59155126A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240762A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
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