JPS59155164A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59155164A
JPS59155164A JP58029724A JP2972483A JPS59155164A JP S59155164 A JPS59155164 A JP S59155164A JP 58029724 A JP58029724 A JP 58029724A JP 2972483 A JP2972483 A JP 2972483A JP S59155164 A JPS59155164 A JP S59155164A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
resist
resist pattern
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58029724A
Other languages
English (en)
Inventor
Kenji Maeguchi
前口　賢二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58029724A priority Critical patent/JPS59155164A/ja
Priority to US06/575,921 priority patent/US4564583A/en
Publication of JPS59155164A publication Critical patent/JPS59155164A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
    • H10P76/2041—Photolithographic processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
    • H10W10/0127—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers using both n-type and p-type impurities, e.g. for isolation of complementary doped regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特に半導体基
板もしくは絶縁性基板上の半導体層の表面に異種の半導
体領域を並設した相補型ＭＯ８半導体装置（０ＭＯ８）
の製造方法に関する。
〔発明つ枝椅吻噴呆〕
従来、０ＭＯ８の製造においては、以下に説明する第１
図（、）〜（ｄ）の如く絶縁性基板上の半導体層表面に
２つの異なる導電型の半導体領域（ウェル領域）を互に
並設することが行なわれている。
まず、絶縁性基板１上に半導体層２を成長させた後、こ
の半導体層２上にバッファ用の熱酸化Ｍ３を形成する。
つづいて、この熱酸化膜３上にレジスト層４を形成する
（第１図（、）図示）。
次いで、写真蝕刻法（Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ
Ｐｒｏｃｅｓｓ　）によシル−ウェル領域形成予定部に
対応するレジスト層４を選択的に剥離し、レジス）　Ａ
？ターン５を形成する。次に、このパターン５をマスク
として前記半導体層２表面にｐ型不純物をイオン注入し
、ｐ型の不純物層６を形成する（第１図（ｂ）図示）。
ひきつづき、前記レジストパターン５を剥離し、前述と
同様にしてｎ−ウェル領域形成予定部に対応する部分が
開孔したレジスト層４ターン７を形成した後、同１？タ
ーン７をマスクとして前記半導体層２表面にｎ型不純物
をイオン注入してｎ型の不純物層８を形成する（第１図
（Ｃ）図示）。更に、前記・母ターン７を剥離後、熱処
理を施して、ｐ−ウェル領域９、ｎ−ウェル領域１０を
形成する（第１図（ｄ）図示）。
〔背景技術の問題点〕
しかしながら、前述した製造方法によれば、ｐ−ウェル
領域９とｎ−ウェル領域１０とを夫夫別々のＰＥＰ工程
によるレジストパターン５゜７をマスクとして形成する
ため、これらの前記ウェル領域９，１０を互に自己整合
的に形成することが困難である。このようなことから、
ＰＥＰ工程時の合わせズレ′によって第１図（ｄ）に示
す如くウェル領域９，１０が部分的に重なった領域１ノ
が生じ、この領域１ノでは２度目のｎ型不純物のイオン
注入に起因して表面が損傷し素子特性が劣化する。した
がって、前記レジメトツヤターン５，７を形成する際の
夫々のＰＥＰ工程の合わせズレを考慮したパターン設計
をしなければならず、０ＭＯ８素子の微細化が困難であ
る。
また、前述の如（ＰＥＰ工程を２回行なうため、歩留シ
が低下し製品のコスト高を招く。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、素子特性の
劣化を回避して素子の微細化を図るとともに、ＰＥＰ工
程を減少して製品コストの低減を図った０ＭＯ８等の半
導体装置の製造方法を提供することを目的とするもので
ある。
〔発明の概要〕
本発明は、半導体基板もしくは絶縁性基板上の半導体層
上に直接あるいは絶縁膜を介して少なくともポジ型及び
ネガ型からなる２層のレジスト層を形成した後、これら
２層のレジスト層の所定領域に露光し、上層のレジスト
層を現像処理して第１のレジスト層やターンを形成した
後該しジストノやターンをマスクとして前記半導体基板
もしくは半４木層に第１の導電性不純物をイオン注入し
、更に前記レジストパターンを剥離し他方のレジスト層
を現像処理して第２のレジストパターンを形成した後、
該レジメトツヤターンをマスクとして前記半導体基板も
しくは半導体層に第２の導電性不純物をイオン注入する
ことによって、０ＭＯ８素子の微細化並びに製品コスト
の低減を達成できるものである。
〔発明の実施例〕
以下、本発明をＳＯＳ基板を用いた０ＭＯ８の製造に適
用した例について第２図（ａ）〜（ｈ）を参照して説明
する。
〔１〕　　まず、絶縁性基板としてのサファイア基板２
ノ上にシリコンをエピタキシャル成長させて半導体層２
２を形成した後、この半導体層。
２２上にバッファ用の薄い熱酸化膜２３を形成した。つ
づいて、この熱酸化膜２３上に厚さが夫々４０００Ｘの
ネガレジスト（東京応化工業特製商品名：　ＯＭＲ−８
３）　、ポジレジスト（東京応化工業■裏向品名；　０
ＦＰＲ−７８）を塗布してネガレジスト層２４、ポジレ
ジスト層２５を順次形成　　−した。次いで、Ｐ−ウェ
ル領域形成予定部に対応すポジレジスト層２５、ネガレ
・シスト層２４部分に選択的に紫外線を照射して露光し
た（第２図（、）図示）。この結果、露光されたポジレ
ジストＭ２５では崩壊反応が起とシ、露光されたネガレ
ジスト層２４では架橋反応が起こった。
更に、ポジレジスト用の現像液を用いて露光されたポジ
レジスト層２５を溶解除去し、第１のレジストパターン
としてのｐ−ウェル領域形成予定部に対応する部分が開
孔された？ジレジストノ母ターフ２６を形成した。この
後、このノぐターン２６をマスクとして前記半導体層２
２表面にｐ型不純物例えばポロンをイオン注入し、ｐ型
不純物層２７を形成した（第２図（ｂ）図示）。
〔１！〕　　次に、ポジレジストパターン２６を剥離後
、ネガレジスト用の現像液を用いて露光されないネガレ
ジスト層２６を溶解除去し、ポジレジストパターン２６
とは逆パターンのネガレジストツヤターン（第２のレジ
ストノやターン）２８を形成した。つづいて、このネガ
レジストパターン２８をマスクとして前記半導体層２２
表面にｎ型不純物例えばリンをイオン注入してｎ型不純
物層２９を形成した（第２図（Ｃ）図示）。次いで、ネ
ガレジストツヤターン２８を剥離した後、窒素雰囲気で
１０００℃、１時間熱処理を施して前記不純物２７．２
９を活性化し、ｐ−ウェル領域３０．ｎ−ウェル領域３
ノを夫々形成した（第２図（ｄ）図示）。更に、前記熱
酸化膜２３を除去し、全面に厚い酸化膜（図示せず）を
形成した後、写真蝕刻法によシ前記半導体領域３０゜３
ノの素子領域形成予定部に対応する酸化膜を選択的に除
去し、フィールド領域３２を形成した（第２図（、）図
示）。この後、熱処理を施して露出するウェル領域３０
．３１表面に薄い酸化膜３３を形成し、更に全面に多結
晶シリコン層３４を形成した（第２図（ｆ）図示）。
［：ｉｉｉ：ｌ　　次に、この多結晶シリコン層３４を
パターニングし前記ｐ−ウェル領域３０、ｎ−ウェル領
域３）上に酸化膜３３を介してダート電極３５１．３５
．を形成した後、これらダート電極３５１．３５２をマ
スクとして前記酸化膜３３を選択的にエツチング除去し
ダート絶縁膜３６１゜３６２を形成した。つづいて、写
真蝕刻法によシｎ−ウェル領域３ノ側を覆うレジストパ
ターン（図示せず）を形成した後、同・やターン、ダー
ト電極３５１ｔ３５＊及びフィールド領域３２をマスク
としてｐ−ウェル領域３０表面に例えばリンをイオン注
入した。次いで、前記レジストパターンを剥離後、写真
蝕刻法によシ全面にｐ−ウェル領域３０側を覆うレジス
ト・母ターン（図示せず）を形成した後、同ノ’？ター
ン、ダート電極３５１．３５．及びフィールド領域３２
をマスクとしてｎ−ウェル領域３１表面に例えばポロン
をイオン注入した。更に、前記レジメ）　ノ４ターンを
剥離後、熱処理を施して、ｐ−ウェル領域３０に訂型の
ソース、ドレイン領域３７１＊３８１を形成すると共に
、ｎ−ウニルミＡ域Ｊ７Ｋｐ＋型のソース、ドレイン領
域３７２゜３８２を夫々形成した。この後、全面に層間
絶縁膜３９を形成した（第２図（ｇ）図示）。更に、前
記各ソース、ドレイン領域３７１　．３７２　　。
３８１１３８２の一部に対応する層間絶縁膜３９をエツ
チング除去しコンタクトホール４０・・・を形成した後
、これらコンタクトホール４０・・・にＡｌ配線４ノ・
・・を形成して０ＭＯ８を製造した（第２図（ｈ）図示
）。
しかして、本発明によれば、サファイア基板２ノ上の半
導体層２２上に熱酸化膜２３を介して順次積層したネガ
レジスト層２４、ポジレジスト層２５を１回の露光と２
回の現像処理で互に反転したｐ型不純物層２７形成用の
ポジレジストパターン２６とｎ型不純物層２９形成用の
ネガレジストパターン２８とを形成できる。つまシ、ｐ
−ウェル領域３０となるｎ型不純物層２７とｎ−ウェル
領域３Ｊとなるｎ型不純物層２９とを互いに自己整合的
に形成すること力ヨできる。したがって、従来の如く、
ｎ−ウェル領域とｐ−ウェル領域との重なりに起因して
素子特性が劣化することを回避できるとともに、２回の
ＰＥＰ工程に起因する合わせずれを考慮することなく微
細なＣＭＯ８素子を形成できる。
また、前述の如く、ｐ型不純物領域２２形成用のポジレ
ジス）／ｆターン２６とｎ型不純物領域２９形成用のネ
ガレジストハターン２８が１回の露光と２回の現像処理
で済むため、歩止シを向上させて製品コストの低減を図
ることができる。
なお、上記実施例ではネガレジスト層と号？ジレジスト
層を順次積層したが、これに限らず、例えばこれらレジ
スト層間にス／’Ｐツタ５ＩＯ２膜等の光を透過する物
質を介在させ、ポジレジスト層のエツチング時にネガレ
ジスト層がエツチングされないようにしてもよい。
上記実施例では、サファイア基板上の半導体層上に熱酸
化膜を介してネガレジスト層、ポジレジスト層を順次形
成したが、熱酸化膜はレジスト層からの汚染を防ぐため
に形成したものであシ、これに限らず、半導体層上に直
接レジスト層を形成しそもよい。
上記実施例では、ＳＯ８基板を用いて０ＭＯ８を形成す
る場合について述べたが、これに限らず、例えばｐ型の
Ｓｔ基板にｐ−ウェル領域、ｎ−ウェル領域を形成した
０ＭＯ８を形成してもよい。即ち、第３図（、）に示す
如くｐ型のＳｉ基板５１上に熱酸化膜５２を介してネガ
レジスト層５３、ポジレジスト層５４を順次形成した後
、上記実施例と同様な方法によシ第３図（ｂ）に示す如
く、前記基板５１表面にｐ−ウェル領域５５、ｎ−ウェ
ル領域５６を形成する。
上記実施例では、パターンをポジレジスト層、ネガレジ
スト層に露光する方法として紫外線照射を行なったが、
これに限らず、短波長紫外線、Ｘ線、電子線、イオンビ
ーム等を用いることができる。なお、ポジレジスト層、
ネガレジスト層はそれらの露光源あるいは照射源に合わ
せて適宜選択できる。
上記実施例では、ｐ−ウェル領域とｎ−ウェル領域とを
互に自己整合的に形成する場合について述べたが、これ
に限らず、互に同一導電型であってしかも不純物濃度が
異なる２つのウェル領域を形成する場合についても同様
に適用できる。
〔発明の効果〕
以上詳述した如く本発明によれば、素子の微細化並びに
製品コストの低減を達成できる０ＭＯ８等の半導体装置
の製造方法を提供できるものである。
【図面の簡単な説明】
第１図は（ａ）〜（ｄ）は従来の０ＭＯ８の製造工程の
一部を示す断面図、第２図は（、）〜（ｈ）は本発明の
一実施例を示す０ＭＯ８の製造方法を工程順に示す断面
図、第３図（ａ）、（ｂ）は本発明の他の実施例を示す
０ＭＯ８の製造工程の一部を示す断面図である。 ２ノ・・・サファイア基板（絶縁性基板）、２２・・・
半導体層、２３，５２・・・熱酸化膜、２４゜５３・・
・ネガレジスト層、２５，５４・・・ポジレジスト層、
２６・・・ポジレジストパターン（第１のレジストパタ
ーン）、２７・・・ｐ型不純物層、２８・・・ネガレジ
ストハターン（第２のレジストパターン）、２９・・・
ｎ型不純物層、３０．５５・・・ｐ−ウェル領域、３１
．５６・・・ｎ−ウェル領域、３２・・・フィールド領
域、３３・・・薄い酸化膜、３４・・・多結晶シリコン
層、３５１　．３５．・・・ダート電極、３６ｘ　　、
　３６．　・’ｌ’ｌトート膜、３−７１゜３７１・・
・ソース領域、３Ｂ、、３８．・・・ドレイン領域、３
９・・・層間絶縁膜、４０・・・コンタクトホール、４
ノ・・・ＡＩ配線、５１・・・ｐ型の８１基板。

Claims (3)

    【特許請求の範囲】
  1. （１）　　半導体基板もしくは絶縁性基板上の半導体層
    上に直接あるいは絶縁膜を介して少なくともポジ型及び
    ネガ型からなる２層のレジスト層を形成する工程と、こ
    れら２層のレジスト層の所定領域を露光する工程と、上
    層のレジスト層を現像処理して第１のレジス）パターン
    を形成した後、該レジストパターンをマスクとして前記
    半導体基板もしくは半導体層に第１の導電性不純物をイ
    オン注入する工程と、前記レジストパターンを剥離し下
    層のレジスト層を現像処理して第２のレジストパターン
    を形成した後、該レジストパターンをマスクとして前記
    半導体基板もしくは半導体層に第２の導電性不純物をイ
    オン注入する工程とを具備することを特徴とする半導体
    装置の製造方法。
  2. （２）半導体基板もしくは絶縁性基板上の半導体層上に
    絶縁膜を介してポジ型レジスト層を設けた後、更に５１
    ０２膜を介してネガ型レジスト層を設けたことを特徴と
    する特許請求”の範囲第１項記載の半導体装置の製造方
    法。
  3. （３）上層のレジスト層を現像処理して第１の半導体領
    域形成予定部に対応する部分が開孔された第１のレジス
    トパターンを形成する工程と、このレジストパターンを
    マスクとして半導体基板もしくは半導体層に第１導電型
    の不純物をイオン注入して不純物層を形成する工程と、
    前記レジストパターンを除去し下層のレジスト層を現像
    処理して第２のレジス）　ｔ＋ターンを形成した後、該
    レジストパターンをマスクとして前記半導体基板もしく
    は半導体層に第２導電型の不純物をイオン注入し不純物
    層を形成する工程とを具備することを特徴とする特許請
    求の範囲第１項記載の半導体装置の製造方法。
JP58029724A 1983-02-07 1983-02-24 半導体装置の製造方法 Pending JPS59155164A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58029724A JPS59155164A (ja) 1983-02-24 1983-02-24 半導体装置の製造方法
US06/575,921 US4564583A (en) 1983-02-07 1984-02-01 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58029724A JPS59155164A (ja) 1983-02-24 1983-02-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS59155164A true JPS59155164A (ja) 1984-09-04

Family

ID=12284053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58029724A Pending JPS59155164A (ja) 1983-02-07 1983-02-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS59155164A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263467A (ja) * 1991-02-19 1992-09-18 Fujitsu Ltd 半導体装置
KR19980030837A (ko) * 1996-10-30 1998-07-25 김영환 Cmos트랜지스터 및 그의 제조방법
WO2014147185A1 (fr) * 2013-03-20 2014-09-25 Mpo Energy Procede de dopage de plaques de silicium

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263467A (ja) * 1991-02-19 1992-09-18 Fujitsu Ltd 半導体装置
KR19980030837A (ko) * 1996-10-30 1998-07-25 김영환 Cmos트랜지스터 및 그의 제조방법
WO2014147185A1 (fr) * 2013-03-20 2014-09-25 Mpo Energy Procede de dopage de plaques de silicium
FR3003687A1 (fr) * 2013-03-20 2014-09-26 Mpo Energy Procede de dopage de plaques de silicium
EP2976782A1 (fr) * 2013-03-20 2016-01-27 Ion Beam Services Procede de dopage de plaques de silicium
CN105580110A (zh) * 2013-03-20 2016-05-11 离子射线服务公司 掺杂硅片的方法

Similar Documents

Publication Publication Date Title
JP2519819B2 (ja) コンタクトホ―ルの形成方法
JPS6250987B2 (ja)
JPH03129818A (ja) 半導体装置の製造方法
JPH05865B2 (ja)
JPS59155164A (ja) 半導体装置の製造方法
JPS6015155B2 (ja) 半導体装置の製造方法
JP3239911B2 (ja) 固体撮像素子の製造方法
JPH06342911A (ja) 半導体装置の製造方法
JPH07321015A (ja) 半導体装置の製造方法
JPS6247151A (ja) 相互接続部を基板に形成する方法
JPH0113230B2 (ja)
JP3042804B2 (ja) 素子分離方法及び半導体装置
JP3688860B2 (ja) 半導体集積回路の製造方法
JPS59150475A (ja) 半導体装置の製造方法
JPS6169176A (ja) 半導体装置の製造方法
JP2002246486A (ja) 半導体装置の製造方法
JPH0117256B2 (ja)
JPS6331097B2 (ja)
JP2556619B2 (ja) 半導体装置の製造方法
JPS61287161A (ja) 相補型ｍｏｓ半導体装置の製造方法
JP2841417B2 (ja) マスクの形成方法
JPS6050064B2 (ja) 相補型ｍｏｓ半導体装置及びその製造方法
JPH0575071A (ja) 半導体装置の製造方法
JP2003209121A (ja) 半導体装置の製造方法
JPS58165370A (ja) 半導体装置の製造方法