JPS59155172A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS59155172A JPS59155172A JP58028514A JP2851483A JPS59155172A JP S59155172 A JPS59155172 A JP S59155172A JP 58028514 A JP58028514 A JP 58028514A JP 2851483 A JP2851483 A JP 2851483A JP S59155172 A JPS59155172 A JP S59155172A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- oxide film
- floating gate
- insulating film
- projecting section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、浮遊ゲートと制御ゲートを有する不揮発性半
導体メモリ装置に係り、特に電気的に書き換え可能なメ
モリ装置に関する。
導体メモリ装置に係り、特に電気的に書き換え可能なメ
モリ装置に関する。
浮遊ゲートを有する電気的に書き換え可能な不揮発性メ
モリとして、例えば第１図に示すものが知られている。
モリとして、例えば第１図に示すものが知られている。
第１図の（８）は平面図であり（ｂｌ 、 （Ｃ）はそ
れぞれ（ａ）のＡ−Ａ’、Ｂ−Ｂ’ 断面図である。
れぞれ（ａ）のＡ−Ａ’、Ｂ−Ｂ’ 断面図である。
Ｐ型シリコン基板（ＩＪ）に形成され−ｔ： ｎ層ｍ
（１２１） （１２２）。
（１２１） （１２２）。
これらの一層（１２１）、（１２２）間に絶縁膜を介し
て積層された浮遊ゲート０制御ゲートＩによりメモリト
ランジスタが構成されている。また一層（１２２）。
て積層された浮遊ゲート０制御ゲートＩによりメモリト
ランジスタが構成されている。また一層（１２２）。
（１２３）とこれらのｎ層層（１２２）、 （１２３）
間に絶縁膜を介して形成されたゲー）１１極（Ｉ５）に
より選択用トランジスタが構成されている。記憶内容の
書き換えはｎ層ＩＮ （１２２）と連続的に形成された
一層（１２４）上にトンネル電流の流れつる薄い絶縁膜
（１６）を介して浮遊ゲー） （１３を延在させ工、浮
遊ゲー）（１→とｎ層（１２４）間の電荷の授受により
行なわれる。（１７）はフィールド絶縁膜である。
間に絶縁膜を介して形成されたゲー）１１極（Ｉ５）に
より選択用トランジスタが構成されている。記憶内容の
書き換えはｎ層ＩＮ （１２２）と連続的に形成された
一層（１２４）上にトンネル電流の流れつる薄い絶縁膜
（１６）を介して浮遊ゲー） （１３を延在させ工、浮
遊ゲー）（１→とｎ層（１２４）間の電荷の授受により
行なわれる。（１７）はフィールド絶縁膜である。
この様な構造のメモリトランジスタにおいては、通常の
書六込み条件（プログラム電圧（パルス）■ｐｐ＝２０
ｖ、１０ｍ５）によって記憶内容な書き換えるには、ト
ンネル絶縁膜（１６１の厚さを〜１２０久程度に薄くす
る必要があり、素子形成方法及び、記憶内容と保持を保
障する上で問題点があった。
書六込み条件（プログラム電圧（パルス）■ｐｐ＝２０
ｖ、１０ｍ５）によって記憶内容な書き換えるには、ト
ンネル絶縁膜（１６１の厚さを〜１２０久程度に薄くす
る必要があり、素子形成方法及び、記憶内容と保持を保
障する上で問題点があった。
即ち、前記書き込み条件で記憶内容の１゛き換えが可能
であれば、トンネル絶縁膜（１６１の厚さは厚い方が望
ましい。
であれば、トンネル絶縁膜（１６１の厚さは厚い方が望
ましい。
本発明は上記の点に鑑みなされたもので、トンネル絶縁
膜厚を厚く保ちながら、通常の書き込み条件で書き換え
可能な記憶素子を提供する事を目的としている。
膜厚を厚く保ちながら、通常の書き込み条件で書き換え
可能な記憶素子を提供する事を目的としている。
本発明では第２図に示す如く、トンネル絶縁膜０８を介
して凸型に形成されたシリコン基板（１１）と浮遊ゲー
トαりが対向におり浮遊ゲー） （１３）は凸型シリコ
ン基板端部な被う如く対向させる事により端部での電界
集中を起こし、厚いトンネル絶縁膜Ｏｅを用いた場合に
おいても、通常の書き込み条件で書き換えの行える記憶
素子を実現している。尚、第２図（ａｌ 、 （ｂ）は
、第１図（ａ）に平面図で示された記憶素子において、
本発明を用いた場合についてそれ、ぞれＡ−Ａ’ 、Ｂ
−Ｂ’断面図を示している。
して凸型に形成されたシリコン基板（１１）と浮遊ゲー
トαりが対向におり浮遊ゲー） （１３）は凸型シリコ
ン基板端部な被う如く対向させる事により端部での電界
集中を起こし、厚いトンネル絶縁膜Ｏｅを用いた場合に
おいても、通常の書き込み条件で書き換えの行える記憶
素子を実現している。尚、第２図（ａｌ 、 （ｂ）は
、第１図（ａ）に平面図で示された記憶素子において、
本発明を用いた場合についてそれ、ぞれＡ−Ａ’ 、Ｂ
−Ｂ’断面図を示している。
本発明によれば、トンネル絶縁膜の厚さを厚くする事が
できるため、素子製造が容易となり素子製造の歩留りが
向上する。また、厚い絶縁膜で浮遊ゲートが被われるた
め、記憶情報の保持特性が良好であり、信頼性の高い素
子が実現できる。
できるため、素子製造が容易となり素子製造の歩留りが
向上する。また、厚い絶縁膜で浮遊ゲートが被われるた
め、記憶情報の保持特性が良好であり、信頼性の高い素
子が実現できる。
次に、□本発明を実施例を用いて説明する。第３図（ａ
）に示す如く、Ｐ型シリコン基板（１１）上に凸部形成
のためのマスク材（Ｌりを所望の形状に残置した後、シ
リコン基板１Ｂを除去し、凸部を形成する。次に、形成
された凹部に酸化膜Ｑ３１をシリコン基板（１１）の表
面に一致する如く埋め込む（ｂｌ。次に、（Ｃ１に示す
如くシリコン基板ａυの凸”部と埋め込まれた酸化膜ｕ
３の一部を含む領域以外を被うマスク材（１４）を残置
しシリコン基板ａυ内のｎ＋層ａ９の形成及び酸化膜（
１３）の一部除去を行いシリコン基板ａυの凸部表面よ
り酸化膜表面を後退させる。次に、（ｄ）に示す如く、
シリコン基板Ｕの凸部にトンネル酸化膜αｅを例えば２
００＾成長させ多結晶ケイ素より成る浮遊ゲートａ７）
を形成し、以降は公知の如く、制御ゲートを積層し、素
子を形成する。尚、本実施例では第３図（ｂｌの工程で
凹部への酸化膜の埋め込みを８１基板表面にまで一致す
る如く行う場合について説明したが、埋め込みを途中ま
で行っても同様の効果を得る事ができる。
）に示す如く、Ｐ型シリコン基板（１１）上に凸部形成
のためのマスク材（Ｌりを所望の形状に残置した後、シ
リコン基板１Ｂを除去し、凸部を形成する。次に、形成
された凹部に酸化膜Ｑ３１をシリコン基板（１１）の表
面に一致する如く埋め込む（ｂｌ。次に、（Ｃ１に示す
如くシリコン基板ａυの凸”部と埋め込まれた酸化膜ｕ
３の一部を含む領域以外を被うマスク材（１４）を残置
しシリコン基板ａυ内のｎ＋層ａ９の形成及び酸化膜（
１３）の一部除去を行いシリコン基板ａυの凸部表面よ
り酸化膜表面を後退させる。次に、（ｄ）に示す如く、
シリコン基板Ｕの凸部にトンネル酸化膜αｅを例えば２
００＾成長させ多結晶ケイ素より成る浮遊ゲートａ７）
を形成し、以降は公知の如く、制御ゲートを積層し、素
子を形成する。尚、本実施例では第３図（ｂｌの工程で
凹部への酸化膜の埋め込みを８１基板表面にまで一致す
る如く行う場合について説明したが、埋め込みを途中ま
で行っても同様の効果を得る事ができる。
第１図（ａｌは従来例を説明するための平面図、（ｂ）
（Ｃ）はその断面図、第２図（ａ）（ｂ）は本発明を説
明するための断面図、第３図（ａ）〜（ｄｌは本発明の
一実施例を示す断面図である。 代理人 弁理士 則 近 憲 佑 （他１名）
（Ｃ）はその断面図、第２図（ａ）（ｂ）は本発明を説
明するための断面図、第３図（ａ）〜（ｄｌは本発明の
一実施例を示す断面図である。 代理人 弁理士 則 近 憲 佑 （他１名）
Claims (1)
- 浮遊ゲートと制御ゲートを有する電気的書き換え可能な
不揮発性メモリ装置において、前記浮遊ゲートへの電荷
の授受は、半導体基板表面に形成された前記半導体基板
と逆電溝型の高濃度不純物領域との間でトンネル電流の
流れうる薄い絶縁膜を介して行なわれ、かつＭ記高濃度
不純物領域は半導体基板上に形成された凸型領域表面に
形成されており、前記半導体基板の凸型領域の他の部分
は凸型領域表面が突出する如く、絶縁膜によって埋めら
れる如く形成されている墨を特徴とする不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028514A JPS59155172A (ja) | 1983-02-24 | 1983-02-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028514A JPS59155172A (ja) | 1983-02-24 | 1983-02-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155172A true JPS59155172A (ja) | 1984-09-04 |
| JPH0427714B2 JPH0427714B2 (ja) | 1992-05-12 |
Family
ID=12250788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028514A Granted JPS59155172A (ja) | 1983-02-24 | 1983-02-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889304A (en) * | 1996-06-28 | 1999-03-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
1983
- 1983-02-24 JP JP58028514A patent/JPS59155172A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889304A (en) * | 1996-06-28 | 1999-03-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427714B2 (ja) | 1992-05-12 |
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