JPH0427714B2 - - Google Patents
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- Publication number
- JPH0427714B2 JPH0427714B2 JP58028514A JP2851483A JPH0427714B2 JP H0427714 B2 JPH0427714 B2 JP H0427714B2 JP 58028514 A JP58028514 A JP 58028514A JP 2851483 A JP2851483 A JP 2851483A JP H0427714 B2 JPH0427714 B2 JP H0427714B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor substrate
- floating gate
- silicon substrate
- high concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、浮遊ゲートと制御ゲートを有する不
揮発性半導体メモリ装置に係り、特に電気的に書
き換え可能なメモリ装置に関する。
揮発性半導体メモリ装置に係り、特に電気的に書
き換え可能なメモリ装置に関する。
浮遊ゲートを有する電気的に書き換え可能な不
揮発性メモリとして、例えば第１図に示すものが
知られている。第１図のａは平面図でありｂ，ｃ
はそれぞれａのＡ−A′，Ｂ−B′断面図である。
Ｐ型シリコン基板１１に形成されたn+層１２１，
１２２、これらのn+層１２１，１２２間に絶縁
膜を介して積層された浮遊ゲート１３制御ゲート
１４によりメモリトランジスタが構成されてい
る。またn+層１２２，１２３とこれらのn+層１
２２，１２３間に絶縁膜を介して形成されたゲー
ト電極１５により選択用トランジスタが構成され
ている。記憶内容の書き換えはn+層１２２と連
続的に形成されたn+層１２４上にトンネル電流
の流れうる薄い絶縁膜１６を介して浮遊ゲート１
３を延在させて、浮遊ゲート１３とn+層１２４
間の電荷の授受により行なわれる。１７はフイー
ルド絶縁膜である。
揮発性メモリとして、例えば第１図に示すものが
知られている。第１図のａは平面図でありｂ，ｃ
はそれぞれａのＡ−A′，Ｂ−B′断面図である。
Ｐ型シリコン基板１１に形成されたn+層１２１，
１２２、これらのn+層１２１，１２２間に絶縁
膜を介して積層された浮遊ゲート１３制御ゲート
１４によりメモリトランジスタが構成されてい
る。またn+層１２２，１２３とこれらのn+層１
２２，１２３間に絶縁膜を介して形成されたゲー
ト電極１５により選択用トランジスタが構成され
ている。記憶内容の書き換えはn+層１２２と連
続的に形成されたn+層１２４上にトンネル電流
の流れうる薄い絶縁膜１６を介して浮遊ゲート１
３を延在させて、浮遊ゲート１３とn+層１２４
間の電荷の授受により行なわれる。１７はフイー
ルド絶縁膜である。
この様な構造のメモリトランジスタにおいて
は、通常の書き込み条件（プログラム電圧（パル
ス）VPP＝20V、10ms）によつて記憶内容を書き
換えるには、トンネル絶縁膜１６の厚さを〜120
〓程度に薄くする必要があり、素子形成方法及
び、記憶内容と保持を保障する上で問題点があつ
た。即ち、前記書き込み条件で記憶内容の書き換
えが可能であれば、トンネル絶縁膜１６の厚さは
厚い方が望ましい。
は、通常の書き込み条件（プログラム電圧（パル
ス）VPP＝20V、10ms）によつて記憶内容を書き
換えるには、トンネル絶縁膜１６の厚さを〜120
〓程度に薄くする必要があり、素子形成方法及
び、記憶内容と保持を保障する上で問題点があつ
た。即ち、前記書き込み条件で記憶内容の書き換
えが可能であれば、トンネル絶縁膜１６の厚さは
厚い方が望ましい。
本発明は上記の点に鑑みなされたもので、トン
ネル絶縁膜厚を厚く保ちながら、通常の書き込み
条件で書き換え可能な記憶素子を提供する事を目
的としている。
ネル絶縁膜厚を厚く保ちながら、通常の書き込み
条件で書き換え可能な記憶素子を提供する事を目
的としている。
本発明では第２図に示す如く、トンネル絶縁膜
１６を介して凸型に形成されたシリコン基板１１
と浮遊ゲート１３が対向におり浮遊ゲート１３は
凸型シリコン基板端部を被う如く対向させる事に
より端部での電界集中を起こし、厚いトンネル絶
縁膜１６を用いた場合においても、通常の書き込
み条件で書き換えの行える記憶素子を実現してい
る。尚、第２図ａ，ｂは、第１図ａに平面図で示
された記憶素子において、本発明を用いた場合に
ついてそれぞれＡ−A′，Ｂ−B′断面図を示して
いる。
１６を介して凸型に形成されたシリコン基板１１
と浮遊ゲート１３が対向におり浮遊ゲート１３は
凸型シリコン基板端部を被う如く対向させる事に
より端部での電界集中を起こし、厚いトンネル絶
縁膜１６を用いた場合においても、通常の書き込
み条件で書き換えの行える記憶素子を実現してい
る。尚、第２図ａ，ｂは、第１図ａに平面図で示
された記憶素子において、本発明を用いた場合に
ついてそれぞれＡ−A′，Ｂ−B′断面図を示して
いる。
本発明によれば、トンネル絶縁膜の厚さを厚く
する事ができるため、素子製造が容易となり素子
製造の歩留りが向上する。また、厚い絶縁膜で浮
遊ゲートが被われるため、記憶情報の保持特性が
良好であり、信頼性の高い素子が実現できる。
する事ができるため、素子製造が容易となり素子
製造の歩留りが向上する。また、厚い絶縁膜で浮
遊ゲートが被われるため、記憶情報の保持特性が
良好であり、信頼性の高い素子が実現できる。
次に、本発明を実施例を用いて説明する。第３
図ａに示す如く、Ｐ型シリコン基板１１上に凸部
形成のためのマスク材１２を所望の形状に残置し
た後、シリコン基板１１を除去し、凸部を形成す
る。次に、形成された凹部に酸化膜１３をシリコ
ン基板１１の表面に一致する如く埋め込むｂ。次
に、ｃに示す如くシリコン基板１１の凸部と埋め
込まれた酸化膜１３の一部を含む領域以外を被う
マスク材１４を残置しシリコン基板１１内のn+
層１５の形成及び酸化膜１３の一部除去を行いシ
リコン基板１１の凸部表面より酸化膜表面を後退
させる。次に、ｄに示す如く、シリコン基板１１
の凸部にトンネル酸化膜１６を例えば200〓成長
させ多結晶ケイ素より成る浮遊ゲート１７を形成
し、以降は公知の如く、制御ゲートを積層し、素
子を形成する。尚、本実施例では第３図ｂの工程
で凹部への酸化膜の埋め込みをSi基板表面にまで
一致する如く行う場合について説明したが、埋め
込みを途中まで行つても同様の効果を得る事がで
きる。
図ａに示す如く、Ｐ型シリコン基板１１上に凸部
形成のためのマスク材１２を所望の形状に残置し
た後、シリコン基板１１を除去し、凸部を形成す
る。次に、形成された凹部に酸化膜１３をシリコ
ン基板１１の表面に一致する如く埋め込むｂ。次
に、ｃに示す如くシリコン基板１１の凸部と埋め
込まれた酸化膜１３の一部を含む領域以外を被う
マスク材１４を残置しシリコン基板１１内のn+
層１５の形成及び酸化膜１３の一部除去を行いシ
リコン基板１１の凸部表面より酸化膜表面を後退
させる。次に、ｄに示す如く、シリコン基板１１
の凸部にトンネル酸化膜１６を例えば200〓成長
させ多結晶ケイ素より成る浮遊ゲート１７を形成
し、以降は公知の如く、制御ゲートを積層し、素
子を形成する。尚、本実施例では第３図ｂの工程
で凹部への酸化膜の埋め込みをSi基板表面にまで
一致する如く行う場合について説明したが、埋め
込みを途中まで行つても同様の効果を得る事がで
きる。
第１図ａは従来例を説明するための平面図、
ｂ，ｃはその断面図、第２図ａ，ｂは本発明を説
明するための断面図、第３図ａ〜ｄは本発明の一
実施例を示す断面図である。
ｂ，ｃはその断面図、第２図ａ，ｂは本発明を説
明するための断面図、第３図ａ〜ｄは本発明の一
実施例を示す断面図である。
Claims (1)
- １ 浮遊ゲートと制御ゲートを有する電気的書き
換え可能な不揮発性メモリ装置において、前記浮
遊ゲートへの電荷の授受は、半導体基板表面に形
成された前記半導体基板と逆電導型の高濃度不純
物領域との間でトンネル電流の流れうる薄い絶縁
膜を介して行なわれ、かつ前記高濃度不純物領域
は半導体基板上に形成された凸型領域表面に形成
されており、前記半導体基板の凸型領域の他の部
分は凸型領域表面が突出する如く、絶縁膜によつ
て埋められる如く形成されている事を特徴とする
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028514A JPS59155172A (ja) | 1983-02-24 | 1983-02-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028514A JPS59155172A (ja) | 1983-02-24 | 1983-02-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155172A JPS59155172A (ja) | 1984-09-04 |
| JPH0427714B2 true JPH0427714B2 (ja) | 1992-05-12 |
Family
ID=12250788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028514A Granted JPS59155172A (ja) | 1983-02-24 | 1983-02-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155172A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3710880B2 (ja) * | 1996-06-28 | 2005-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1983
- 1983-02-24 JP JP58028514A patent/JPS59155172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59155172A (ja) | 1984-09-04 |
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