JPS59161879A - シヨツトキゲ−ト電界効果トランジスタ - Google Patents
シヨツトキゲ−ト電界効果トランジスタInfo
- Publication number
- JPS59161879A JPS59161879A JP58036496A JP3649683A JPS59161879A JP S59161879 A JPS59161879 A JP S59161879A JP 58036496 A JP58036496 A JP 58036496A JP 3649683 A JP3649683 A JP 3649683A JP S59161879 A JPS59161879 A JP S59161879A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- layer
- gate electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ショットキゲート電界効果トランジスタ及び
その製造方法に関するものである。
その製造方法に関するものである。
ショットキゲート電界効果トランジスタ（以下ＭＥ Ｓ
Ｆ ＥＴと略記する）は、特に超高周波におけるすぐ
れた増幅あるいは、発振用素子として賞月されている。
Ｆ ＥＴと略記する）は、特に超高周波におけるすぐ
れた増幅あるいは、発振用素子として賞月されている。
また、超高速動作の集積回路の基本構成素子としても、
すぐれたものであることは周知である。
すぐれたものであることは周知である。
従来最も普通に用いられているＭＥ Ｓ Ｆ ＥＴの構
造は第１図に示したようをものである。ここで１は高比
抵抗または半絶縁性半導体結晶基板、２は導電性半導体
結晶層で通常、動作層と称されているものである。３は
ショットキゲート電極、４．５はそれぞれオーミック特
性を有するソース、ドレイン電極である。
造は第１図に示したようをものである。ここで１は高比
抵抗または半絶縁性半導体結晶基板、２は導電性半導体
結晶層で通常、動作層と称されているものである。３は
ショットキゲート電極、４．５はそれぞれオーミック特
性を有するソース、ドレイン電極である。
この動作層のキャリア濃度Ｎｄ および厚さａはＭＥ
Ｓ Ｆ ＥＴのピンチオフ電圧Ｖｐ と次の第１式の
ような関係がある。
Ｓ Ｆ ＥＴのピンチオフ電圧Ｖｐ と次の第１式の
ような関係がある。
ｑ Ｎｄ
Ｖｐ ＝ Ｖｂ−ａｐ！ ・・・・・・・（１）２ε
ただし、ｖｂ はビルトイン電圧、εは半導体結晶の
誘電率、ｑは電荷素置 Ｖｐ は回路設計上の要求から与えられるが、このＶ
ｐ Ｑ値を満足するよう（１）式を用いてＮｄ ＊
ａ の値が定められる。
誘電率、ｑは電荷素置 Ｖｐ は回路設計上の要求から与えられるが、このＶ
ｐ Ｑ値を満足するよう（１）式を用いてＮｄ ＊
ａ の値が定められる。
第１図のような従来の構造の欠点の一つは、ゲート３と
ソース４あるいはゲート８とドレイン５の間の抵抗値が
大きいために充分大きなｇｍ の値が得られないこと、
また大きなゲートソース間直列抵抗のために雑音特性が
劣化することである。特にピンチオフ電圧Ｖｐ の絶
対値が小さいとき、あるいはノーマリオフ（Ｖｐ＞０）
においては、（１）式から明らかなようにＮｄ ある
いはａは小さな値とせねばならないためにゲートソース
間の直列抵抗、 は、より大きな値となる。また
動作層２が、ＧａＡｓ結晶を用いている場合には、ゲー
ト・ソース間のおよびゲート・ドレイン間の結晶表面部
６・７に高密度の表面準位が存在して、それにより表面
電位がほぼ固定され、半導体結晶内の表面近くでは空乏
層ができるため、ゲート・ソース間直列抵抗はいっそう
大きな値となり、特にノーマリオフ型では、きわめて重
大な問題であった。
ソース４あるいはゲート８とドレイン５の間の抵抗値が
大きいために充分大きなｇｍ の値が得られないこと、
また大きなゲートソース間直列抵抗のために雑音特性が
劣化することである。特にピンチオフ電圧Ｖｐ の絶
対値が小さいとき、あるいはノーマリオフ（Ｖｐ＞０）
においては、（１）式から明らかなようにＮｄ ある
いはａは小さな値とせねばならないためにゲートソース
間の直列抵抗、 は、より大きな値となる。また
動作層２が、ＧａＡｓ結晶を用いている場合には、ゲー
ト・ソース間のおよびゲート・ドレイン間の結晶表面部
６・７に高密度の表面準位が存在して、それにより表面
電位がほぼ固定され、半導体結晶内の表面近くでは空乏
層ができるため、ゲート・ソース間直列抵抗はいっそう
大きな値となり、特にノーマリオフ型では、きわめて重
大な問題であった。
このような欠点を解決するための方法の一つとして、第
２図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層９、ＩＯをゲート電極直下の動作層８の厚
さよりも厚くすることが行われている。この方法では８
の動作層の厚さ、キャリア密度を（１）式の条件を満す
よう定める必要があるが、このような段差構造において
、エツチング等で、８０部分の厚さを精密に再現性良く
制御する事は現在の技術では困難である。
２図のように、ゲート・ソース間およびゲート・ドレイ
ン間の動作層９、ＩＯをゲート電極直下の動作層８の厚
さよりも厚くすることが行われている。この方法では８
の動作層の厚さ、キャリア密度を（１）式の条件を満す
よう定める必要があるが、このような段差構造において
、エツチング等で、８０部分の厚さを精密に再現性良く
制御する事は現在の技術では困難である。
本発明は、上記の従来技術の欠点を解決する新たなＭＥ
Ｓ Ｆ ＥＴ及びその製法を提供するものである。
Ｓ Ｆ ＥＴ及びその製法を提供するものである。
本発明ば、ｇｍが大きいと同時に良好な高周波特性、超
高速論理動作を兼ね備えたＭＥＳＦＥＴを提供するもの
である。また本発明は容易にかつ歩留り良く製造出来る
製造方法に適したものを提供するものである。
高速論理動作を兼ね備えたＭＥＳＦＥＴを提供するもの
である。また本発明は容易にかつ歩留り良く製造出来る
製造方法に適したものを提供するものである。
以下本発明を図面に基づいて説明する。
本発明のＭＥ Ｓ Ｆ ＥＴの一例は第３図に示す如き
ものである。第３図は高比抵抗または半絶縁性半導体結
晶基板１上に、ショットキゲート金属３の下方において
動作層１２、オーミック性のソース電極４の下方並びに
ゲート・ソース電極間に単位面積当りのキャリア数が動
作層１２より太きりＡ動作層１１．オーミック性のドレ
イン電極５下方並びにゲート・ドレイン電極間に単位面
積当りのキャリア数が動作層１２より大きい動作層１３
を設けたＭＥＳＦＥＴである。特に動作層１１及び１３
とゲート電極３の間には動作層１２程度の間隔を設けで
ある。
ものである。第３図は高比抵抗または半絶縁性半導体結
晶基板１上に、ショットキゲート金属３の下方において
動作層１２、オーミック性のソース電極４の下方並びに
ゲート・ソース電極間に単位面積当りのキャリア数が動
作層１２より太きりＡ動作層１１．オーミック性のドレ
イン電極５下方並びにゲート・ドレイン電極間に単位面
積当りのキャリア数が動作層１２より大きい動作層１３
を設けたＭＥＳＦＥＴである。特に動作層１１及び１３
とゲート電極３の間には動作層１２程度の間隔を設けで
ある。
このようにソース電極下方並びにソース・ケート電極間
に動作層１１お工びドレイン電極下方並びにドレイン・
ゲート電極間に動作層１８を作成することにより、ソー
ス・ゲート間抵抗およびドレイン・ゲート間抵抗を小さ
くシ、大きなｇｍ を得るものである。この目的には、
動作層１１及び１３をショットキゲート電極３に出来る
限り近づける事が望ましい。
に動作層１１お工びドレイン電極下方並びにドレイン・
ゲート電極間に動作層１８を作成することにより、ソー
ス・ゲート間抵抗およびドレイン・ゲート間抵抗を小さ
くシ、大きなｇｍ を得るものである。この目的には、
動作層１１及び１３をショットキゲート電極３に出来る
限り近づける事が望ましい。
しかしながら動作層１１及び１３をショットキゲート電
極３のご（近傍まで近づけるとゲート・ソース間容量及
びゲート・ドレイン間容量が急激に増加し、ＭＥＳＦＥ
Ｔの高周波特性あるいは超高速動作を劣化させる事とな
る。この容量を減少させるためには動作層１１及び１３
をショットキゲ＝１・金属３より十分に離す必要がある
。
極３のご（近傍まで近づけるとゲート・ソース間容量及
びゲート・ドレイン間容量が急激に増加し、ＭＥＳＦＥ
Ｔの高周波特性あるいは超高速動作を劣化させる事とな
る。この容量を減少させるためには動作層１１及び１３
をショットキゲ＝１・金属３より十分に離す必要がある
。
本発明は上記の二つの条件に対して動作層１１及び１８
とショットキゲート電極３との間を最適な間隔とするも
のであるが、従来までこの点に着目したＭＥＳＦＥＴの
構造の最適化は議論される事がなかったものである。
とショットキゲート電極３との間を最適な間隔とするも
のであるが、従来までこの点に着目したＭＥＳＦＥＴの
構造の最適化は議論される事がなかったものである。
まず、ゲート・ソース間容量＊’−よびゲート・ドレイ
ン間容量を小さくする目的のために、動作層１１及び°
１８を十分に離したＭＥ Ｓ Ｆ ＥＴの動作状態にお
いて、ゲート電極下の空乏層がショットキゲート電極３
の両端より動作層１２の厚さ程度のはみ出しを有してい
る事実に着目する。これにより動作層１１及び１Ｂをシ
ョットキゲート電極８上り動作層１２の厚さ程度以上に
離せば既に述べたゲート・ソース間容量及びゲート・ド
レイン間容量の急増を防ぐ事が出来る。
ン間容量を小さくする目的のために、動作層１１及び°
１８を十分に離したＭＥ Ｓ Ｆ ＥＴの動作状態にお
いて、ゲート電極下の空乏層がショットキゲート電極３
の両端より動作層１２の厚さ程度のはみ出しを有してい
る事実に着目する。これにより動作層１１及び１Ｂをシ
ョットキゲート電極８上り動作層１２の厚さ程度以上に
離せば既に述べたゲート・ソース間容量及びゲート・ド
レイン間容量の急増を防ぐ事が出来る。
また、動作層１１．１３とショットキゲート電極３との
間の距離が動作層１２の厚さ程度になった場合には、ゲ
ート・ソース間抵抗及びゲート・ドレイン間抵抗に比べ
てショットキゲート電極直下のチャネルの抵抗が十分に
太きいため、さらにこの距離を小さくする事によって得
られるｇｍ の改善効果はごくわずかである。
間の距離が動作層１２の厚さ程度になった場合には、ゲ
ート・ソース間抵抗及びゲート・ドレイン間抵抗に比べ
てショットキゲート電極直下のチャネルの抵抗が十分に
太きいため、さらにこの距離を小さくする事によって得
られるｇｍ の改善効果はごくわずかである。
したがって動作層１１，１３とショットキゲート電極３
との間隔は動作層１２の厚さ程度とするのが最適である
。
との間隔は動作層１２の厚さ程度とするのが最適である
。
次に本発明によるＭＥ Ｓ Ｆ ＥＴの製造法につき、
−例を説明する。
−例を説明する。
本発明は材料については何ら制限されるものではなく、
Ｓｉなどの単元素半導体あるいは化合物半導体など広く
一般の半導体材料に適用出来るものであるが、以下半導
体材料として動作速度の太きい利点をもつ化合物半導体
のうちＧａＡｓ の実施例について説明を行うことに
する。
Ｓｉなどの単元素半導体あるいは化合物半導体など広く
一般の半導体材料に適用出来るものであるが、以下半導
体材料として動作速度の太きい利点をもつ化合物半導体
のうちＧａＡｓ の実施例について説明を行うことに
する。
まず第４図（Ａ）に示すようにＧａＡｓ の半絶縁性
基パ板にイオン注入を行う。この注入によって形成され
た動作層１５が実質的にＭＥＳＦＥＴのピンチオフ電圧
を決定する。ピンチオフ電圧＋〇、０５Ｖをねらったノ
ーマリオフ形ＭＥＳＦＥＴとしては、例えばＳｉイオン
注入エネルギ５０ ｋｅｖ 注入量２，１． ｘ １０
１２ ドーズ／１２ を選定する。
基パ板にイオン注入を行う。この注入によって形成され
た動作層１５が実質的にＭＥＳＦＥＴのピンチオフ電圧
を決定する。ピンチオフ電圧＋〇、０５Ｖをねらったノ
ーマリオフ形ＭＥＳＦＥＴとしては、例えばＳｉイオン
注入エネルギ５０ ｋｅｖ 注入量２，１． ｘ １０
１２ ドーズ／１２ を選定する。
次に第４図（Ｂ）に示す様に任意の材料からなるパター
ン２１を形成する。このパターン２１をマスクとして用
いてイオン注入を行ない、ソース電極下方並びにゲート
・ソース電極間に領域１６、ドレイン電極下方並びにゲ
ート・ドレイン電極間に領域１７を形成する。
ン２１を形成する。このパターン２１をマスクとして用
いてイオン注入を行ない、ソース電極下方並びにゲート
・ソース電極間に領域１６、ドレイン電極下方並びにゲ
ート・ドレイン電極間に領域１７を形成する。
ゲート・ソース間抵抗及びゲート・ドレイン間抵抗を小
さ゛くするためには領域１６．１７の単位面積当りのキ
ャリア数すなわちシートキャリアをなるべく太き（する
事が要求される。この要求を満たして同時に単位体積当
りのキャリア数がＧａＡｓの限度を越えない様にするた
めには、領域１６、］７の動作層のイオン注入において
加速エネルギを少くとも１００ｋｅｖより大とし、ドー
ズ量を１５に用いたイオン注入の少くとも２倍より大き
く選定する事がより効果的である。実施例ではＳｉ
イオン注入エネルギ１８０ ｋｅｖ注入量１ ｘ １０
１８ ドーズ／ＣＴｎｇ を選定する。
さ゛くするためには領域１６．１７の単位面積当りのキ
ャリア数すなわちシートキャリアをなるべく太き（する
事が要求される。この要求を満たして同時に単位体積当
りのキャリア数がＧａＡｓの限度を越えない様にするた
めには、領域１６、］７の動作層のイオン注入において
加速エネルギを少くとも１００ｋｅｖより大とし、ドー
ズ量を１５に用いたイオン注入の少くとも２倍より大き
く選定する事がより効果的である。実施例ではＳｉ
イオン注入エネルギ１８０ ｋｅｖ注入量１ ｘ １０
１８ ドーズ／ＣＴｎｇ を選定する。
このときイオン注入のマスクパターン２１における領域
１６と１７の間隔は、プロ七ス終了時のＭＥＳＦＥＴに
おいて領域１６及び領域１７がショットキゲート電極か
ら動作層１５の厚さ程度能れて仕上がる様に決定する。
１６と１７の間隔は、プロ七ス終了時のＭＥＳＦＥＴに
おいて領域１６及び領域１７がショットキゲート電極か
ら動作層１５の厚さ程度能れて仕上がる様に決定する。
マスクパターン上での領域１６と１７ｆ）間隔りはゲー
ト長ＬＧのＭＥＳＦＥＴについて第２式の関係で与える
。
ト長ＬＧのＭＥＳＦＥＴについて第２式の関係で与える
。
Ｌ ＝ Ｌに ＋ ２ ＬＡ ＋ ２ ＬＤ ・・・
・・・・ （２）但し、ＬＡ は領域１５の厚さ、ＬＤ
はイオン注入による横方向散乱長とアニールプロセス
による横方向熱拡散長の和である。本実施例ではＬＡは
０．１μｍである。ＬＤ はプロセスの条件に応じて
０．１μｍから０．４μｍの間の適切な値を用いる。本
実施例では後のアニールプロセスの条件を考慮してＬＤ
を０．１μｍに選定する。
・・・・ （２）但し、ＬＡ は領域１５の厚さ、ＬＤ
はイオン注入による横方向散乱長とアニールプロセス
による横方向熱拡散長の和である。本実施例ではＬＡは
０．１μｍである。ＬＤ はプロセスの条件に応じて
０．１μｍから０．４μｍの間の適切な値を用いる。本
実施例では後のアニールプロセスの条件を考慮してＬＤ
を０．１μｍに選定する。
マスク用パターン２１としては通常のフォトリングラフ
ィによって形成したレジストパターンが最も一般的であ
る。実施例では厚さ１．５μｍのポジレジスト、、 （
ＡＺ−１１５０Ｊ ）を用いて形成する。
ィによって形成したレジストパターンが最も一般的であ
る。実施例では厚さ１．５μｍのポジレジスト、、 （
ＡＺ−１１５０Ｊ ）を用いて形成する。
レジスト除去後８００℃２０分程度のＴニールを行い注
入元素の活性化を行う。この際結晶基板にＧａＡｓ
を用いている時は、プロキシミテイ法などにより表面の
保護を行う。
入元素の活性化を行う。この際結晶基板にＧａＡｓ
を用いている時は、プロキシミテイ法などにより表面の
保護を行う。
その後（Ｃ）に示す如く通常の方法を用いてゲート電極
１８、ソース電極１９、ドレイン電極２０を形成する。
１８、ソース電極１９、ドレイン電極２０を形成する。
本発明のショットキゲート電界効果トランジスタによれ
°ば、ゲート・ソース間容量及びゲート・ドレイン間容
量が小さく、かつゲート・ソース間及びゲート・ドレイ
ン間の抵抗が小さく大きなｇｍが得られ、このため超高
周波動作、超高速動作、低雑音特性等が実現される。
°ば、ゲート・ソース間容量及びゲート・ドレイン間容
量が小さく、かつゲート・ソース間及びゲート・ドレイ
ン間の抵抗が小さく大きなｇｍが得られ、このため超高
周波動作、超高速動作、低雑音特性等が実現される。
本発明のＭＥＳＦＥＴは特に′超高周波におけるアクテ
ィブデバイス、超高速の論理素子として最適なものであ
る。さらに本発明の製造法によれば、容易に歩留り良く
作成する事が出来るため、この工業的価値はきわめて太
きい。
ィブデバイス、超高速の論理素子として最適なものであ
る。さらに本発明の製造法によれば、容易に歩留り良く
作成する事が出来るため、この工業的価値はきわめて太
きい。
第１図及び第２図は従来法によるショットキゲート電界
効果トランジスタの断面図である。第３図は本発明のシ
ョットキゲート電界効果トランジスタの断面図であり、
第４図（５）（Ｂ） （Ｃ）は本発明のショットキゲー
ト電界効果トランジスタの製造工程を示すための断面構
造図である。 １．１４・・・半導体基板、２．８．９．１０．１１．
１２．１３．１５．１６．１７・・・動作層、３．１８
・・・ショットキゲート電４ｉ、４．１９・・・・ソー
ス電極、５．２０・・・ドレイン電極。 第１図 第２図 第３図 手続補正書 昭和５８年１１月２１日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５８年特許願 第１４９６ 号 ２、発明の名称 ショントキゲート電界効果トランジスタ３、補正をする
者 事件との関係 特許出願人 住所 大阪市東区北浜５丁目１５番地名称（２１
８）住友電気工業株式会社 社長 用上哲部 ４、代理人 住所 大阪市此花区島屋１丁目１番３号住友電
気工業株式会社内 ６補正の対象 明 細 書 ７補正の内容 タイプ印書により鮮明に記載した明細書を別紙のとおり
提出します。 ３９１
効果トランジスタの断面図である。第３図は本発明のシ
ョットキゲート電界効果トランジスタの断面図であり、
第４図（５）（Ｂ） （Ｃ）は本発明のショットキゲー
ト電界効果トランジスタの製造工程を示すための断面構
造図である。 １．１４・・・半導体基板、２．８．９．１０．１１．
１２．１３．１５．１６．１７・・・動作層、３．１８
・・・ショットキゲート電４ｉ、４．１９・・・・ソー
ス電極、５．２０・・・ドレイン電極。 第１図 第２図 第３図 手続補正書 昭和５８年１１月２１日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５８年特許願 第１４９６ 号 ２、発明の名称 ショントキゲート電界効果トランジスタ３、補正をする
者 事件との関係 特許出願人 住所 大阪市東区北浜５丁目１５番地名称（２１
８）住友電気工業株式会社 社長 用上哲部 ４、代理人 住所 大阪市此花区島屋１丁目１番３号住友電
気工業株式会社内 ６補正の対象 明 細 書 ７補正の内容 タイプ印書により鮮明に記載した明細書を別紙のとおり
提出します。 ３９１
Claims (1)
- （１）半絶縁性半導体基板、該半導体基板の表面に形成
された動作層ならびに該動作層上に形成されたソース電
極、ショットキゲート電極及びドレイン電極を備えたシ
ョットキゲート電界効果トランジスタにおいて、前記動
作層が所定のピンチオフ電圧を与える様な厚みを有して
前記ゲート電極直下に形成されている第１の部分と該第
１の部分に接してその両側に形成された第２の部分とか
ら構成され、該第２の動作層の単位面積当りの不純物数
は該第１の動作層の単位面積当りの不純物数よりも大き
くドーピングがなされており、さらに該第１の部分と該
第２の部分の境界がショットキゲート電極より該第１の
部分の厚さ程度離れている事を特徴とするショットキゲ
ート電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036496A JPS59161879A (ja) | 1983-03-04 | 1983-03-04 | シヨツトキゲ−ト電界効果トランジスタ |
| DE8484301215T DE3475030D1 (en) | 1983-03-04 | 1984-02-24 | Schottky gate field effect transistor and method for producing it |
| AU25010/84A AU2501084A (en) | 1983-03-04 | 1984-02-24 | Schotkky gate field effect transistor |
| EP84301215A EP0121997B1 (en) | 1983-03-04 | 1984-02-24 | Schottky gate field effect transistor and method for producing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036496A JPS59161879A (ja) | 1983-03-04 | 1983-03-04 | シヨツトキゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161879A true JPS59161879A (ja) | 1984-09-12 |
Family
ID=12471434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036496A Pending JPS59161879A (ja) | 1983-03-04 | 1983-03-04 | シヨツトキゲ−ト電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0121997B1 (ja) |
| JP (1) | JPS59161879A (ja) |
| AU (1) | AU2501084A (ja) |
| DE (1) | DE3475030D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19953877A1 (de) | 1999-11-09 | 2001-05-23 | Siemens Ag | Verfahren und Kommunikationssystem zum Verwalten eines Kommunikationsnetzes |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS5322378A (en) * | 1976-08-13 | 1978-03-01 | Fujitsu Ltd | Production of field effect transistor s |
| JPS57187967A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3273695D1 (en) * | 1981-01-29 | 1986-11-13 | Sumitomo Electric Industries | A schottky-barrier gate field effect transistor and a process for the production of the same |
-
1983
- 1983-03-04 JP JP58036496A patent/JPS59161879A/ja active Pending
-
1984
- 1984-02-24 DE DE8484301215T patent/DE3475030D1/de not_active Expired
- 1984-02-24 AU AU25010/84A patent/AU2501084A/en not_active Abandoned
- 1984-02-24 EP EP84301215A patent/EP0121997B1/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS5322378A (en) * | 1976-08-13 | 1978-03-01 | Fujitsu Ltd | Production of field effect transistor s |
| JPS57187967A (en) * | 1981-05-14 | 1982-11-18 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0121997B1 (en) | 1988-11-02 |
| DE3475030D1 (en) | 1988-12-08 |
| EP0121997A1 (en) | 1984-10-17 |
| AU2501084A (en) | 1984-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3609477A (en) | Schottky-barrier field-effect transistor | |
| CA1266812A (en) | Method of fabricating a self-aligned metal- semiconductor fet | |
| US4624004A (en) | Buried channel MESFET with backside source contact | |
| US4601096A (en) | Method for fabricating buried channel field effect transistor for microwave and millimeter frequencies utilizing molecular beam epitaxy | |
| DE19644821C1 (de) | Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften | |
| US4768071A (en) | Ballistic transport MESFET | |
| US4432008A (en) | Gold-doped IC resistor region | |
| US3804681A (en) | Method for making a schottky-barrier field effect transistor | |
| US4724220A (en) | Method for fabricating buried channel field-effect transistor for microwave and millimeter frequencies | |
| US5077589A (en) | MESFET structure having a shielding region | |
| EP0818819A1 (en) | Improvements in or relating to semiconductor devices | |
| JPS58148464A (ja) | Ｍｅｓ型電界効果トランジスタ | |
| JPS6378574A (ja) | 半導体装置の製造方法 | |
| US4833095A (en) | Method for buried channel field effect transistor for microwave and millimeter frequencies utilizing ion implantation | |
| US4837175A (en) | Making a buried channel FET with lateral growth over amorphous region | |
| EP0121997B1 (en) | Schottky gate field effect transistor and method for producing it | |
| JPS6228593B2 (ja) | ||
| US4864372A (en) | Field effect transistor | |
| KR950005490B1 (ko) | 인헨스먼트형/디플리션형 전계효과 트랜지스터 및 그 제조방법 | |
| JPS58124279A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPH02224369A (ja) | 半導体装置 | |
| JPS59208878A (ja) | 深いデイプレツシヨンモ−ドで作動する電界効果トランジスタ | |
| JPS58123777A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JP2867420B2 (ja) | 化合物半導体装置 | |
| JPS6354229B2 (ja) |