JPH02224369A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02224369A JPH02224369A JP1046149A JP4614989A JPH02224369A JP H02224369 A JPH02224369 A JP H02224369A JP 1046149 A JP1046149 A JP 1046149A JP 4614989 A JP4614989 A JP 4614989A JP H02224369 A JPH02224369 A JP H02224369A
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- 238000000034 method Methods 0.000 claims abstract description 27
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するもので、特にショットキゲ
ート型電界効果トランジスタ（ＭＥＳＦＥＴ）を用いた
半導体論理回路等に使用される。
ート型電界効果トランジスタ（ＭＥＳＦＥＴ）を用いた
半導体論理回路等に使用される。
高速・高周波動作や低消費電力等の点で、近年になって
ガリウム砒素（Ｇａ Ａｓ ）等の化合物半導体を用い
た集積回路が注目され、デジタル回路への応用が精力的
に進められている。Ｇａ Ａｓ等の化合物半導体回路で
は、トランジスタはシリコン（Ｓｔ）の場合とは異なり
ＭＥＳＦＥＴで構成されることが多い。そして、デジタ
ル集積回路の極めて重要な回路要素である論理ゲートに
ついても、ＭＥ Ｓ Ｆ ＥＴを用いた種々の回路が知
られている。
ガリウム砒素（Ｇａ Ａｓ ）等の化合物半導体を用い
た集積回路が注目され、デジタル回路への応用が精力的
に進められている。Ｇａ Ａｓ等の化合物半導体回路で
は、トランジスタはシリコン（Ｓｔ）の場合とは異なり
ＭＥＳＦＥＴで構成されることが多い。そして、デジタ
ル集積回路の極めて重要な回路要素である論理ゲートに
ついても、ＭＥ Ｓ Ｆ ＥＴを用いた種々の回路が知
られている。
第２図は、ＭＥＳＦＥＴを用いた従来の代表的な回路の
一つであるＤ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｇｏｕｐｌ
ｅｄＰＥＴ Ｌｏｇｉｃ）回路によるインバータ回路の
回路図である。図示の通り、駆動用のエンハンスメント
型ＦＥＴ （Ｅ−ＦＥＴ）には負荷用のデプレッション
型ＦＥＴ （Ｄ−ＦＥＴ）が接続され、Ｅ−ＦＥＴのゲ
ートには入力信号ＩＮが与えられる。
一つであるＤ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｇｏｕｐｌ
ｅｄＰＥＴ Ｌｏｇｉｃ）回路によるインバータ回路の
回路図である。図示の通り、駆動用のエンハンスメント
型ＦＥＴ （Ｅ−ＦＥＴ）には負荷用のデプレッション
型ＦＥＴ （Ｄ−ＦＥＴ）が接続され、Ｅ−ＦＥＴのゲ
ートには入力信号ＩＮが与えられる。
そして、Ｄ−ＦＥＴとＥ−ＦＥＴの接続点から出力信号
ＯＵＴが取り出される。この回路は構成が簡単であるた
め、大規模集積回路に広く用いられている。
ＯＵＴが取り出される。この回路は構成が簡単であるた
め、大規模集積回路に広く用いられている。
このような回路は、互いに閾値電圧の異なる２種類のＦ
ＥＴ （Ｅ−ＦＥＴ、Ｄ−ＦＥＴ）を必要とし、この閾
値電圧の差異はＦＥＴの活性層を変えることで実現され
る。その第１の手法は、活性層形成のための注入イオン
のドーズ量、加速エネルギーを調整するものであり、第
２の手法は、−方のＦＥＴ （Ｅ−ＦＥＴ）の活性層の
下側に反対導電型の注入層を形成するものである。第２
の手法によれば、ゲート長を短縮したときの基板側への
漏れ電流が防止され、従って短ゲート化したＦＥＴの性
能向上が図れる。これは、Ｂ Ｐ （ｂｕｒｉｅｄＰ−
１ａｙｅｒ）技術と呼ばれ、特に大規模集積回路で駆動
能力を大きくするときに効果的である。
ＥＴ （Ｅ−ＦＥＴ、Ｄ−ＦＥＴ）を必要とし、この閾
値電圧の差異はＦＥＴの活性層を変えることで実現され
る。その第１の手法は、活性層形成のための注入イオン
のドーズ量、加速エネルギーを調整するものであり、第
２の手法は、−方のＦＥＴ （Ｅ−ＦＥＴ）の活性層の
下側に反対導電型の注入層を形成するものである。第２
の手法によれば、ゲート長を短縮したときの基板側への
漏れ電流が防止され、従って短ゲート化したＦＥＴの性
能向上が図れる。これは、Ｂ Ｐ （ｂｕｒｉｅｄＰ−
１ａｙｅｒ）技術と呼ばれ、特に大規模集積回路で駆動
能力を大きくするときに効果的である。
しかしながら、上記第１および第２の手法により作製さ
れた２種類のＦＥＴの活性層は、それぞれ別のイオン注
入プロセスで形成されているため、それぞれの閾値電圧
にバラツキが生じる欠点があった。このため、論理回路
を設計値通りに動作させるのが難しくなるという解決す
べき課題があった。また、活性層を形成するためのイオ
ン注入プロセスも、各ＦＥＴごとに独立に必要になって
２回行なわなければならず、これが工程数増加の一因と
なっていた。さらに、第２の手法によるＦＥＴでは、Ｂ
Ｐ技術による注入層を形成していないＦＥＴ （Ｄ−Ｆ
ＥＴ）は、ゲート長を短縮すると第３図（Ａ）に示すよ
うな短チヤネル効果が生じ易く、ドレインコンダクタン
スの増加により能動負荷として機能しなくなることがあ
った。
れた２種類のＦＥＴの活性層は、それぞれ別のイオン注
入プロセスで形成されているため、それぞれの閾値電圧
にバラツキが生じる欠点があった。このため、論理回路
を設計値通りに動作させるのが難しくなるという解決す
べき課題があった。また、活性層を形成するためのイオ
ン注入プロセスも、各ＦＥＴごとに独立に必要になって
２回行なわなければならず、これが工程数増加の一因と
なっていた。さらに、第２の手法によるＦＥＴでは、Ｂ
Ｐ技術による注入層を形成していないＦＥＴ （Ｄ−Ｆ
ＥＴ）は、ゲート長を短縮すると第３図（Ａ）に示すよ
うな短チヤネル効果が生じ易く、ドレインコンダクタン
スの増加により能動負荷として機能しなくなることがあ
った。
本発明は、同一チップ内に互いに異なる閾値電圧を持つ
２種類のＦＥＴ （Ｅ−ＦＥＴとＤ−ＦＥＴ）を有する
半導体装置において、両方のＦＥＴは互いに同一の唯一
回のイオン注入プロセスで形成された第１導電型の活性
層を含み、これらＦＥＴのうちのより閾値電圧の浅い種
類のもの（Ｅ−ＦＥＴ）は活性層の下側に第２導電型の
注入層を更に含むと共に、そのゲート長は他のもの（Ｄ
−ＦＥＴ）よりも短くなっていることを特徴とする。
２種類のＦＥＴ （Ｅ−ＦＥＴとＤ−ＦＥＴ）を有する
半導体装置において、両方のＦＥＴは互いに同一の唯一
回のイオン注入プロセスで形成された第１導電型の活性
層を含み、これらＦＥＴのうちのより閾値電圧の浅い種
類のもの（Ｅ−ＦＥＴ）は活性層の下側に第２導電型の
注入層を更に含むと共に、そのゲート長は他のもの（Ｄ
−ＦＥＴ）よりも短くなっていることを特徴とする。
本発明によれば、２種類のＦＥＴ （Ｅ−ＦＥＴ。
Ｄ−ＦＥＴ）のそれぞれの活性層は同一プロセスを経て
形成されたものであるので、２種類のＦＥＴにおける閾
値電圧のプロセス変動は同一方向に現れることになるの
で、回路の動作を大きく妨げることがなく、工程数も減
少できる。また、閾値電圧の深いＦＥＴ （Ｄ−ＦＥＴ
）に生じゃすい短チヤネル効果も抑制される。
形成されたものであるので、２種類のＦＥＴにおける閾
値電圧のプロセス変動は同一方向に現れることになるの
で、回路の動作を大きく妨げることがなく、工程数も減
少できる。また、閾値電圧の深いＦＥＴ （Ｄ−ＦＥＴ
）に生じゃすい短チヤネル効果も抑制される。
以下、添付図面を参照して本発明の詳細な説明する。
第１図はＤＣＦＬ回路を構成した実施例に係る半導体装
置の、製造工程別の素子断面図である。
置の、製造工程別の素子断面図である。
本発明の半導体装置の一例は、同図（ｆ）に示されるよ
うに、例えばＧａ Ａｓからなる基板１に、負荷用のＤ
−ＦＥＴと駆動用のＥ−ＦＥＴを有して構成される。こ
れらＦＥＴは、ｎ型活性層１１とｎ＋型コンタクト領域
１２を基板１中に有し、更にはｎ型活性層１１上にショ
ットキ接触するゲート電極３Ｇ、ｎ 型コンタクト領
域１２上にオーミック接触するソース電極３Ｓおよびド
レイン電極３Ｄを有して構成される。そして、Ｅ−ＦＥ
Ｔについてのみ、ｎ型活性層１１の下側にｐ型注入層１
３が形成されている。
うに、例えばＧａ Ａｓからなる基板１に、負荷用のＤ
−ＦＥＴと駆動用のＥ−ＦＥＴを有して構成される。こ
れらＦＥＴは、ｎ型活性層１１とｎ＋型コンタクト領域
１２を基板１中に有し、更にはｎ型活性層１１上にショ
ットキ接触するゲート電極３Ｇ、ｎ 型コンタクト領
域１２上にオーミック接触するソース電極３Ｓおよびド
レイン電極３Ｄを有して構成される。そして、Ｅ−ＦＥ
Ｔについてのみ、ｎ型活性層１１の下側にｐ型注入層１
３が形成されている。
本発明において特徴的なことは、第１に、Ｅ−ＦＥＴと
Ｄ−ＦＥＴのｎ型活性層１１が、共に同一のプロセスを
経て形成されていることである。
Ｄ−ＦＥＴのｎ型活性層１１が、共に同一のプロセスを
経て形成されていることである。
このため、注入工程を２回から１回に減らすことができ
る。また、ｎ型活性層１１を形成する際のイオン注入工
程における各種条件により、ＦＥＴの閾値電圧がずれて
しまう場合でも、このずれはＥ−ＦＥＴ、Ｄ−ＦＥＴに
ついて同一方向に同様に生じる。このため、これらＦＥ
Ｔの組み合せがらなるＤＣＦＬ回路等の動作が大きく妨
げられることはない。特徴の第２は、ｐ型注入層１３を
有するＥ−ＦＥＴのゲート長が、Ｄ−ＦＥＴに比べて短
くなっていることである。これにより、ＢＰ技術によっ
て短チヤネル効果を生じに＜＜シたＥ−ＦＥＴについて
はゲート長を十分に短縮しながら、他方のＤ−ＦＥＴに
ついてはゲート長に短チヤネル効果を生じさせない程度
の余裕を持たせている。
る。また、ｎ型活性層１１を形成する際のイオン注入工
程における各種条件により、ＦＥＴの閾値電圧がずれて
しまう場合でも、このずれはＥ−ＦＥＴ、Ｄ−ＦＥＴに
ついて同一方向に同様に生じる。このため、これらＦＥ
Ｔの組み合せがらなるＤＣＦＬ回路等の動作が大きく妨
げられることはない。特徴の第２は、ｐ型注入層１３を
有するＥ−ＦＥＴのゲート長が、Ｄ−ＦＥＴに比べて短
くなっていることである。これにより、ＢＰ技術によっ
て短チヤネル効果を生じに＜＜シたＥ−ＦＥＴについて
はゲート長を十分に短縮しながら、他方のＤ−ＦＥＴに
ついてはゲート長に短チヤネル効果を生じさせない程度
の余裕を持たせている。
本発明の半導体装置は、例えば第１図（ａ）〜（ｆ）の
工程を経て作製される。
工程を経て作製される。
まず、例えば半絶縁性のＧａ Ａｓからなる基板１を用
意し、これにフォトレジスト膜をスピンコード法等で塗
布する。そして、フォトリソグラフィ技術によりバター
ニングし、Ｅ−ＦＥＴおよびＤ−ＦＥＴの形成領域に開
口を有する第１のマスク２１を形成する。ここで、能動
負荷用のＤ−ＦＥＴの開口を駆動スイッチング用のＥ−
ＦＥＴの開口よりも大きくする。そして、この第１のマ
スク２１を介してｎ型不純物をイオン注入し、ｎ型活性
層１１を形成する（第１図（ａ）図示）。次に、第１の
マスク２１をアセトン浸漬やアッシングにより除去し、
再びフォトレジスト膜を塗布してバターニングし、各Ｆ
ＥＴのコンタクト領域の形成部分に開口を有する第２の
マスク２２とする。
意し、これにフォトレジスト膜をスピンコード法等で塗
布する。そして、フォトリソグラフィ技術によりバター
ニングし、Ｅ−ＦＥＴおよびＤ−ＦＥＴの形成領域に開
口を有する第１のマスク２１を形成する。ここで、能動
負荷用のＤ−ＦＥＴの開口を駆動スイッチング用のＥ−
ＦＥＴの開口よりも大きくする。そして、この第１のマ
スク２１を介してｎ型不純物をイオン注入し、ｎ型活性
層１１を形成する（第１図（ａ）図示）。次に、第１の
マスク２１をアセトン浸漬やアッシングにより除去し、
再びフォトレジスト膜を塗布してバターニングし、各Ｆ
ＥＴのコンタクト領域の形成部分に開口を有する第２の
マスク２２とする。
そして、この第２のマスク２２を介してｎ型不純物を高
濃度にイオン注入し、ｎ 型コンタクト領域１２を各Ｆ
ＥＴについて形成する（第１図（ｂ）図示）。
濃度にイオン注入し、ｎ 型コンタクト領域１２を各Ｆ
ＥＴについて形成する（第１図（ｂ）図示）。
次に、第２のマスク２２を除去し、再びフォトレジスト
膜を塗布してバターニングし、Ｅ−ＦＥＴの形成領域に
のみ開口を有する第３のマスク２３とする。そして、第
３のマスク２３を介してｎ型不純物をイオン注入し、ｐ
型注入層１３を形成する（第１図（Ｃ）図示）。このよ
うにすれば、Ｅ−ＦＥＴおよびＤ−ＦＥＴのいずれにつ
いても同一プロセスでｎ型活性層１１を形成しながら、
Ｅ−ＦＥＴについてのみｐ型注入層１３が形成される。
膜を塗布してバターニングし、Ｅ−ＦＥＴの形成領域に
のみ開口を有する第３のマスク２３とする。そして、第
３のマスク２３を介してｎ型不純物をイオン注入し、ｐ
型注入層１３を形成する（第１図（Ｃ）図示）。このよ
うにすれば、Ｅ−ＦＥＴおよびＤ−ＦＥＴのいずれにつ
いても同一プロセスでｎ型活性層１１を形成しながら、
Ｅ−ＦＥＴについてのみｐ型注入層１３が形成される。
次に、第３のマスク２３を除去してアニールを施こし、
イオン注入層１１，１２．１３を活性化する（第１図（
ｄ）図示）。しかる後、リフトオフ法によりオーミック
金属からなるソース電極３Ｓおよびドレイン電極３Ｄを
形成しく第１図（ｅ）図示） その後にショットキ金属
からなるゲート電極３ＧＥ、３ＧＤを形成する。ここで
、Ｅ−ＦＥＴのゲート電極３ＧＥについては、ゲート長
をＤ−ＦＥＴのゲート電極３ＧＤよりも短くする。具体
的にはゲート電極３０Ｅを１μｍ以下のゲート長、ゲー
ト電極３ＧＤを１μｍ以上のゲート長とする（第１図（
ｆ）図示）。これにより、本発明の基本構造が完成する
。
イオン注入層１１，１２．１３を活性化する（第１図（
ｄ）図示）。しかる後、リフトオフ法によりオーミック
金属からなるソース電極３Ｓおよびドレイン電極３Ｄを
形成しく第１図（ｅ）図示） その後にショットキ金属
からなるゲート電極３ＧＥ、３ＧＤを形成する。ここで
、Ｅ−ＦＥＴのゲート電極３ＧＥについては、ゲート長
をＤ−ＦＥＴのゲート電極３ＧＤよりも短くする。具体
的にはゲート電極３０Ｅを１μｍ以下のゲート長、ゲー
ト電極３ＧＤを１μｍ以上のゲート長とする（第１図（
ｆ）図示）。これにより、本発明の基本構造が完成する
。
上記の製造工程によれば、プロセス変動によるＦＥＴの
閾値電圧変動に対して、半導体装置を歩留りよく作製で
きるだけでなく、工程数の削減により低コスト化も同時
に図られる。また、短チヤネル効果の生じやすい能動負
荷用のＤ−ＦＥＴの特性を良好にできる。例えば、Ｅ、
’Ｄ−ＦＥＴを共にゲート長０．５μｍとしたときは、
Ｄ−ＦＥＴのＩ−Ｖ特性は第３図（Ａ）のように短チヤ
ネル効果が生じているが、Ｅ−ＦＥＴをゲート長０．５
μｍ５Ｄ−ＦＥＴをゲート長１．５μｍとすれば、Ｄ−
ＦＥＴ（７）Ｉ−Ｖ特性は第３図（Ｂ）のようになり、
短チヤネル効果を抑止できる。
閾値電圧変動に対して、半導体装置を歩留りよく作製で
きるだけでなく、工程数の削減により低コスト化も同時
に図られる。また、短チヤネル効果の生じやすい能動負
荷用のＤ−ＦＥＴの特性を良好にできる。例えば、Ｅ、
’Ｄ−ＦＥＴを共にゲート長０．５μｍとしたときは、
Ｄ−ＦＥＴのＩ−Ｖ特性は第３図（Ａ）のように短チヤ
ネル効果が生じているが、Ｅ−ＦＥＴをゲート長０．５
μｍ５Ｄ−ＦＥＴをゲート長１．５μｍとすれば、Ｄ−
ＦＥＴ（７）Ｉ−Ｖ特性は第３図（Ｂ）のようになり、
短チヤネル効果を抑止できる。
以上、詳細に説明した通り本発明では、２種類のＦＥＴ
（Ｅ−ＦＥＴ、Ｄ−ＦＥＴ）のそれぞれの活性層は同
一プロセスを経て形成されたものであるので、２種類の
ＦＥＴの閾値電圧のプロセス変動を同一方向にすること
ができ、従って論理動作に大きな影響を及ぼさなくなる
。また、能動負荷となるＦＥＴで短チヤネル効果が生じ
て、ドレインコンダクタンスが大きくなるのを防止でき
る。
（Ｅ−ＦＥＴ、Ｄ−ＦＥＴ）のそれぞれの活性層は同
一プロセスを経て形成されたものであるので、２種類の
ＦＥＴの閾値電圧のプロセス変動を同一方向にすること
ができ、従って論理動作に大きな影響を及ぼさなくなる
。また、能動負荷となるＦＥＴで短チヤネル効果が生じ
て、ドレインコンダクタンスが大きくなるのを防止でき
る。
従って、設計値通りの動作をさせることが可能なりＣＦ
Ｌ回路等を歩留りよく実現できる。
Ｌ回路等を歩留りよく実現できる。
第１図は本発明の実施例に係る半導体装置の製造工程を
示す図、第２図はＤＣＦＬ回路の回路図、第３図は短チ
ヤネル効果を示す図である。 １・・・基板、３Ｓ・・・ソース電極、３Ｄ・・・ドレ
イン電極、３ＧＥ、３ＧＤ・・・ゲート電極、１１・・
・ｎ型活性層、１２・・・ｎ 型コンタクト領域、１３
・・・ｐ型注入層、２１〜２３・・・マスク。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹買騰ｇ１１の二
雅（償竿少 第 図 〈２） ス学１炉Ｓめ＝蓬！（前平） （Ｉン Ｄ（，７’Ｌ回外 第２図 ＦＥＴａ叶法 第３図
示す図、第２図はＤＣＦＬ回路の回路図、第３図は短チ
ヤネル効果を示す図である。 １・・・基板、３Ｓ・・・ソース電極、３Ｄ・・・ドレ
イン電極、３ＧＥ、３ＧＤ・・・ゲート電極、１１・・
・ｎ型活性層、１２・・・ｎ 型コンタクト領域、１３
・・・ｐ型注入層、２１〜２３・・・マスク。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹買騰ｇ１１の二
雅（償竿少 第 図 〈２） ス学１炉Ｓめ＝蓬！（前平） （Ｉン Ｄ（，７’Ｌ回外 第２図 ＦＥＴａ叶法 第３図
Claims (1)
- 【特許請求の範囲】 １、同一チップ内に互いに異なる閾値電圧を持つ２種類
のＦＥＴを有する半導体装置において、前記２種類のＦ
ＥＴは互いに同一のイオン注入プロセスで形成された第
１導電型の活性層を含み、前記２種類のＦＥＴのうちの
より浅い閾値電圧をもつ種類のものは、前記活性層の下
側に第２導電型の注入層を更に含むと共に、そのゲート
長は他の種類のＦＥＴよりも短いことを特徴とする半導
体装置。 ２、前記注入層を含むＦＥＴがゲート長１ μｍ以下のエンハンスメント型であり、含まないＦＥＴ
がゲート長１μｍ以上のデプレッション型である請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046149A JPH02224369A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046149A JPH02224369A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224369A true JPH02224369A (ja) | 1990-09-06 |
Family
ID=12738921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046149A Pending JPH02224369A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959336A (en) * | 1996-08-26 | 1999-09-28 | Advanced Micro Devices, Inc. | Decoder circuit with short channel depletion transistors |
| CN109565279A (zh) * | 2016-07-14 | 2019-04-02 | 亥伯龙半导体公司 | 半导体逻辑元件和逻辑电路 |
-
1989
- 1989-02-27 JP JP1046149A patent/JPH02224369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959336A (en) * | 1996-08-26 | 1999-09-28 | Advanced Micro Devices, Inc. | Decoder circuit with short channel depletion transistors |
| CN109565279A (zh) * | 2016-07-14 | 2019-04-02 | 亥伯龙半导体公司 | 半导体逻辑元件和逻辑电路 |
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