JPS59165458A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS59165458A JPS59165458A JP58039108A JP3910883A JPS59165458A JP S59165458 A JPS59165458 A JP S59165458A JP 58039108 A JP58039108 A JP 58039108A JP 3910883 A JP3910883 A JP 3910883A JP S59165458 A JPS59165458 A JP S59165458A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- drain region
- semiconductor device
- covered
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は′、ＭＯ８型半導体装置と、その製造方法に
関する。
関する。
ＭＯ８型半導体装置は、バイポーラ型半導体装置に比べ
て素子分離が容易であり、高集積化、高密度化および、
それらに付随する高速化が可能であることよシ広く用い
られている。特に高集積、高密度化に対して、ソース・
ドレイン領域をゲートとセルフアライメント（自己整合
）で形成する手法が有効である。又、高集積化、高密度
化、高速化のためにはゲート長を短かくすることが有効
である。しかしながら、ケント長を短かくしていくと、
ソース領域とドレイン領域とのバンチスルー耐圧が低く
なることが問題となっている。バンチスルーは、ゲート
直下半導体表面よシンース・ドレインのＸＪ付近で、ま
ず、おきることがわかっておシ、バンチスルー耐圧向上
の方法として、バンチスルー防止のイオン注入をする方
法がある。しかしながら、バンチスルー防止のイオン注
入を行なうことによ少工程の増大のほかに、しきい値の
制御の困難性などがある。又、よシ微細な半導体装置に
なると、バンチスルー防止用のイオン注入としてより大
きなドーズ量のイオン注入装置が必要となシ、ひいては
半導体装置の価格の上昇をまねく。
て素子分離が容易であり、高集積化、高密度化および、
それらに付随する高速化が可能であることよシ広く用い
られている。特に高集積、高密度化に対して、ソース・
ドレイン領域をゲートとセルフアライメント（自己整合
）で形成する手法が有効である。又、高集積化、高密度
化、高速化のためにはゲート長を短かくすることが有効
である。しかしながら、ケント長を短かくしていくと、
ソース領域とドレイン領域とのバンチスルー耐圧が低く
なることが問題となっている。バンチスルーは、ゲート
直下半導体表面よシンース・ドレインのＸＪ付近で、ま
ず、おきることがわかっておシ、バンチスルー耐圧向上
の方法として、バンチスルー防止のイオン注入をする方
法がある。しかしながら、バンチスルー防止のイオン注
入を行なうことによ少工程の増大のほかに、しきい値の
制御の困難性などがある。又、よシ微細な半導体装置に
なると、バンチスルー防止用のイオン注入としてより大
きなドーズ量のイオン注入装置が必要となシ、ひいては
半導体装置の価格の上昇をまねく。
この発明は上述した従来の欠点を改良し、ソース・ドレ
イン領域をゲートとセルフアライメントで形成すること
が可能であり、ゲート長が短かくなった場合でも、パン
チスルー耐圧を改善し、更に、ホットエレクトロンに対
しても影響の少ない、高集積化、高密度化と高速化を図
υ得るＭＩＳ型半導体装置とその製造方法を提供するこ
とを目的とする。
イン領域をゲートとセルフアライメントで形成すること
が可能であり、ゲート長が短かくなった場合でも、パン
チスルー耐圧を改善し、更に、ホットエレクトロンに対
しても影響の少ない、高集積化、高密度化と高速化を図
υ得るＭＩＳ型半導体装置とその製造方法を提供するこ
とを目的とする。
本発明においては、ゲート電極までを従来の方法によっ
て形成した後Ｉ Ｘ １０”／ｃｒＩＬ２以下の不純物
をイオン注入する工程、更には絶縁膜をゲート電極のサ
イドにのみ残す工程、そしてその後、ソース・ドレイン
予定領域のうち絶縁膜の残っていない部分をエツチング
した後、更に、上記と同−導とによりソース・ドレイン
領域を形成するととを特徴とする。
て形成した後Ｉ Ｘ １０”／ｃｒＩＬ２以下の不純物
をイオン注入する工程、更には絶縁膜をゲート電極のサ
イドにのみ残す工程、そしてその後、ソース・ドレイン
予定領域のうち絶縁膜の残っていない部分をエツチング
した後、更に、上記と同−導とによりソース・ドレイン
領域を形成するととを特徴とする。
本発明によれば、ソース・ドレイン領域の半導体表面に
テーバがついていることよシ、ゲート″電極近傍のソー
ス・ドレイン領域は、ゲート電極から離れたソース・ド
レイン領域よりも上部にあることから、従来と同じゲー
ト長においても、ゲート直下半導体表面よシｘ、の場所
におけるソースとドレインの距離は従来よりも大きく、
ノくンチスルー耐圧が向上する。又、本発明による半導
体装置は、いわゆるＬＤＤ （Ｌｉｐｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ−８ｏｕｒｃｅ ）構造をしている為
、ホットエレクトロンの影・響も受けにくい。従って、
本発明によれば、同一のパンチスルー耐圧を得るのに、
従来よシもゲート長の短かい半導体装置が可能となる。
テーバがついていることよシ、ゲート″電極近傍のソー
ス・ドレイン領域は、ゲート電極から離れたソース・ド
レイン領域よりも上部にあることから、従来と同じゲー
ト長においても、ゲート直下半導体表面よシｘ、の場所
におけるソースとドレインの距離は従来よりも大きく、
ノくンチスルー耐圧が向上する。又、本発明による半導
体装置は、いわゆるＬＤＤ （Ｌｉｐｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ−８ｏｕｒｃｅ ）構造をしている為
、ホットエレクトロンの影・響も受けにくい。従って、
本発明によれば、同一のパンチスルー耐圧を得るのに、
従来よシもゲート長の短かい半導体装置が可能となる。
従って、本発明によれば、高集積、高密度で高速なＭＯ
８Ｏ８型体導体装置られる。
８Ｏ８型体導体装置られる。
本発明をＮチャネルＭＯ８！半導体装置に適用した実施
例につき、図面を用いて説明する。
例につき、図面を用いて説明する。
まず、第１図に示すように、Ｐ型Ｓｔ基板（１）に従来
方法を用いてゲート電極（５）を形成した後人＄１イオ
ンを加速電圧４０ＫｅＶで１ ｘ １０”７ｃｍ”イオ
ン注入する。次に、プラズマＳＩＮを被着した後、リア
クティブイオンエツチングを行なうと図２に示すように
、ゲート電極（５）の側壁にのみＳｉＮが残る。次に、
ＫＯＨ＋イソプロピルアルコールを用いて舌ソチングを
行なうと図３に示すように、ゲート電極直下と、ゲート
電極の近傍の８ｉＮ（６）の残っている部分以外の素子
領域はエツチングされる。次にＰ＋イオンを加速電圧６
０ＫｅＶで３ Ｘ １０”／ＣＩｒＬ２．イオン注入す
ると図４に示すようにシリコンエツチングされた場所に
もＮ＋領領域３）が形成される。その後、通常の方法と
同様な熱処理をしたのちＣＶＤ Ｂｒａｔ （７）を
被着したのち、コンタクトホールを開孔した後、Ｍ（８
）を被着し、配線のバターニングを行ないＭＯ８型ＦＥ
Ｔが図５に示すように形成される。
方法を用いてゲート電極（５）を形成した後人＄１イオ
ンを加速電圧４０ＫｅＶで１ ｘ １０”７ｃｍ”イオ
ン注入する。次に、プラズマＳＩＮを被着した後、リア
クティブイオンエツチングを行なうと図２に示すように
、ゲート電極（５）の側壁にのみＳｉＮが残る。次に、
ＫＯＨ＋イソプロピルアルコールを用いて舌ソチングを
行なうと図３に示すように、ゲート電極直下と、ゲート
電極の近傍の８ｉＮ（６）の残っている部分以外の素子
領域はエツチングされる。次にＰ＋イオンを加速電圧６
０ＫｅＶで３ Ｘ １０”／ＣＩｒＬ２．イオン注入す
ると図４に示すようにシリコンエツチングされた場所に
もＮ＋領領域３）が形成される。その後、通常の方法と
同様な熱処理をしたのちＣＶＤ Ｂｒａｔ （７）を
被着したのち、コンタクトホールを開孔した後、Ｍ（８
）を被着し、配線のバターニングを行ないＭＯ８型ＦＥ
Ｔが図５に示すように形成される。
このようにして形成されたＭＯＳ ｆｉ ＦＥＴは、ソ
ース・ドレイン領域（３）がテーパがついている構造と
力っている。その為、従来のＭＯ８型ＦＥＴと比較して
、ゲート酸化膜（４）よシ、たとえば０．５μｍ下のと
ころでみると、ソース・ドレイン間の距離が太きくなっ
ておシ、パンチスルー耐圧の向上が得られる。
ース・ドレイン領域（３）がテーパがついている構造と
力っている。その為、従来のＭＯ８型ＦＥＴと比較して
、ゲート酸化膜（４）よシ、たとえば０．５μｍ下のと
ころでみると、ソース・ドレイン間の距離が太きくなっ
ておシ、パンチスルー耐圧の向上が得られる。
第１図、第２図、第３図、第４図及び第５図は本発明の
詳細な説明する断面図である。 図において、 １・・・Ｐ型シリコン基板、 ２．４・・・５ｉＯｚ
層、３・・・拡散層、 ５・−・多結晶シリ
コン、６・・・８ ｒ 、 Ｎ、層、 ７・・
・ＢＰＳＧ層、８・・・Ａ２層。 代理人 弁理士 則 近 憲 佑 （他１名） 第１図 第 ２ 丙 第 ３ 図 第 ４ 図 第 ５ 図 Ｊ ２９
詳細な説明する断面図である。 図において、 １・・・Ｐ型シリコン基板、 ２．４・・・５ｉＯｚ
層、３・・・拡散層、 ５・−・多結晶シリ
コン、６・・・８ ｒ 、 Ｎ、層、 ７・・
・ＢＰＳＧ層、８・・・Ａ２層。 代理人 弁理士 則 近 憲 佑 （他１名） 第１図 第 ２ 丙 第 ３ 図 第 ４ 図 第 ５ 図 Ｊ ２９
Claims (2)
- （１）ソース・ドレイン領域の半導体表面の少なくとも
一部がテーパーのある形状を為し、かつゲート電極近傍
の前記ソース・ドレイン領域の不純物濃度がゲート電極
より離れたソース・ドレイン領域の不純物濃度よシも低
くされたことを特徴とする半導体装置。 - （２）ゲート電極形成後、１ ｘ １０−”７ｃｍ２以
下の不純物をイオン注入する工程と、全面に絶縁膜被着
後、該絶縁膜をゲート電極の側壁だけに残す工程と、露
出した半導体表面をテーパーエツチングした後、する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039108A JPS59165458A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039108A JPS59165458A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165458A true JPS59165458A (ja) | 1984-09-18 |
Family
ID=12543874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039108A Pending JPS59165458A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150886A (ja) * | 1985-12-25 | 1987-07-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1983
- 1983-03-11 JP JP58039108A patent/JPS59165458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150886A (ja) * | 1985-12-25 | 1987-07-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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