JPS59168547A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59168547A JPS59168547A JP4217583A JP4217583A JPS59168547A JP S59168547 A JPS59168547 A JP S59168547A JP 4217583 A JP4217583 A JP 4217583A JP 4217583 A JP4217583 A JP 4217583A JP S59168547 A JPS59168547 A JP S59168547A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- main memory
- activation
- request
- clock generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマイクロプログラム制御方式の情報処理装置に
関する。
関する。
従来のマイクロプログラム制（財）方式の情報処理装置
においては、主記憶装置へデータを書込むとき、その書
込みを起動した直後または規定ステップ後のマイクロ命
令は主記憶装置への実際の書込みが終了するまでマシン
サイクルタイムを延長して待ち状態となっていた。
においては、主記憶装置へデータを書込むとき、その書
込みを起動した直後または規定ステップ後のマイクロ命
令は主記憶装置への実際の書込みが終了するまでマシン
サイクルタイムを延長して待ち状態となっていた。
これは、異なる応答時間の記憶素子を混在して使用し主
記憶装置を構成したため番地により応答時間が異なる場
合や、キャッシュメモリ装置などによシアクセスのたび
に応答時間が違う可能性のある場合に顕著であった。
記憶装置を構成したため番地により応答時間が異なる場
合や、キャッシュメモリ装置などによシアクセスのたび
に応答時間が違う可能性のある場合に顕著であった。
本発明の目的は主記憶装置へデータを書込むとき、主記
憶装置動作終了をまたずマイクロ命令処理を続行し、主
記憶装置動作中に新たな主記憶装置起動を行うマイクロ
命令が出現したならばそのマシンサイクルタイムを延長
し、主記憶装置競合を回避する処理方式を提供すること
にある。
憶装置動作終了をまたずマイクロ命令処理を続行し、主
記憶装置動作中に新たな主記憶装置起動を行うマイクロ
命令が出現したならばそのマシンサイクルタイムを延長
し、主記憶装置競合を回避する処理方式を提供すること
にある。
本発明は、主記憶装置へ書込みを起動したマイクロ命令
以後のマイクロ命令が、新たに主記憶装置を参照しなけ
れば、主記憶装置の動作状態に無関係にマイクロ命令の
実行を進行させることと、新たに主記憶装置を参照する
ときはその起動しようとしたマイクロ命令のマシンサイ
クルを主記憶装置の動作終了まで延長し主記憶装置競合
を回避することを特徴とするものである。
以後のマイクロ命令が、新たに主記憶装置を参照しなけ
れば、主記憶装置の動作状態に無関係にマイクロ命令の
実行を進行させることと、新たに主記憶装置を参照する
ときはその起動しようとしたマイクロ命令のマシンサイ
クルを主記憶装置の動作終了まで延長し主記憶装置競合
を回避することを特徴とするものである。
〔発明の実施例〕
以下、本発明の一実施例を図により説明する。
第１図は従来の情報処理装置におけるマイクロ命令実行
制御回路を示している。
制御回路を示している。
マイクロ命令はマイクロ命令記憶１に格納されている。
マイクロ命令記憶１はマイクロアドレスレジスタ２の指
示する番地が読出されマイクロ命令レジスタ３にセット
される。マイクロアドレスレジスタ２は加算器４により
１番地光の喧がセットされる。マイクロアドレスレジス
タ２、マイクロ命令レジスタ３はクロック制御回路５で
作られた同期信号６によシ更新される。
示する番地が読出されマイクロ命令レジスタ３にセット
される。マイクロアドレスレジスタ２は加算器４により
１番地光の喧がセットされる。マイクロアドレスレジス
タ２、マイクロ命令レジスタ３はクロック制御回路５で
作られた同期信号６によシ更新される。
クロック制御回路５け制（財）入カフが論理″ＩＮであ
れば一定周期で同期信号６を出力する。制呻入カフが論
理“０”になると同期信号６は出力されず待ち状態とな
っている。ここで同期信号６の立上シから立上シまでを
マシンサイクルタイムという。
れば一定周期で同期信号６を出力する。制呻入カフが論
理“０”になると同期信号６は出力されず待ち状態とな
っている。ここで同期信号６の立上シから立上シまでを
マシンサイクルタイムという。
マイクロ命令レジスタ３には読出起動ビット８と書込起
動ビット９がある。これらのビットの出力は、ＯＦＬゲ
ート１０により論理和をとシ、フリップ７０ツブ１１へ
入力される。フリップ７０ツブ１１は同期信号６をトリ
ガとして信号線１２に主記憶装置１３の起動信号を出力
する。
動ビット９がある。これらのビットの出力は、ＯＦＬゲ
ート１０により論理和をとシ、フリップ７０ツブ１１へ
入力される。フリップ７０ツブ１１は同期信号６をトリ
ガとして信号線１２に主記憶装置１３の起動信号を出力
する。
主記憶装置１３は信号線１２によシアクセスが起動され
、アクセスが終了すると信号線１４に終了信号を出力す
る。信号＠１４はフリップ７０ツブ１１のリセット入力
に接続されておシ、信号線１２の起動信号をリセットす
る。
、アクセスが終了すると信号線１４に終了信号を出力す
る。信号＠１４はフリップ７０ツブ１１のリセット入力
に接続されておシ、信号線１２の起動信号をリセットす
る。
制呻入カフけ信号線１２の反転であるため、主記憶装置
１３をアクセス中は制御人カフは論理“０”となシ、マ
シンサイクルタイムを延長している。
１３をアクセス中は制御人カフは論理“０”となシ、マ
シンサイクルタイムを延長している。
これらの信号の関係を第２図に示す。
このように従来の方式では主記憶装置を一度起動すると
、アクセスが終了するまで次のマイクロ命令が主記憶装
置を参照するか否かにかかわらずマシンサイクルタイム
を延長していた。
、アクセスが終了するまで次のマイクロ命令が主記憶装
置を参照するか否かにかかわらずマシンサイクルタイム
を延長していた。
第３図は本発明の一実施例を示す。７リツプフロツプ１
５は読出起動であることのみを記憶し、フリップフロッ
プ１６は書込起動であることのみを記憶する。それぞれ
のフリップフロップの出力１７．１８とアクセス起動信
号１９はＡＮＤゲート２０、ＮＯＲゲート２１により制
（財）入カフを作る。出力１７が論理″１＃のとき、す
なわち読出起動の場合けＮＯＲゲート２１により制鐸入
カフが論理″０′になり、同期信号６を延長する。しか
し、書込起動の場合は、書込起動中（出力１８が論理”
１”）でありかつ、書込みを起動したマイクロ命令以後
で主記憶装置起動の要求がある（アクセス起動信号１９
が論理″１”）場合のみ制（財）入カフは論理“０”と
なり、同期信号６を延長する。
５は読出起動であることのみを記憶し、フリップフロッ
プ１６は書込起動であることのみを記憶する。それぞれ
のフリップフロップの出力１７．１８とアクセス起動信
号１９はＡＮＤゲート２０、ＮＯＲゲート２１により制
（財）入カフを作る。出力１７が論理″１＃のとき、す
なわち読出起動の場合けＮＯＲゲート２１により制鐸入
カフが論理″０′になり、同期信号６を延長する。しか
し、書込起動の場合は、書込起動中（出力１８が論理”
１”）でありかつ、書込みを起動したマイクロ命令以後
で主記憶装置起動の要求がある（アクセス起動信号１９
が論理″１”）場合のみ制（財）入カフは論理“０”と
なり、同期信号６を延長する。
つまり書込起動であれば、それ以後のマイクロ命令が主
記憶装置を起動しようとしないかぎり、マイクロ命令の
処理を進行することができる。
記憶装置を起動しようとしないかぎり、マイクロ命令の
処理を進行することができる。
第４図は本実施例を用いたときのタイムチャートの一例
を示す。
を示す。
このように書込みによる主記憶装置の起動であれば、主
記憶装置の起動に関係ないマイクロ命令の処理は遅滞な
く進行できる。
記憶装置の起動に関係ないマイクロ命令の処理は遅滞な
く進行できる。
また、書込起動中に書込みを起動したマイクロ命令１′
Ｊ、後で主記憶装置起動要求があると、主記憶装置を起
動しようとしたマイクロ命令のマシンサイクルタイムを
現在実行中の主記憶装置動作が終了するまで延長するこ
とによシ、主記憶装置の競合をさけることができる。
Ｊ、後で主記憶装置起動要求があると、主記憶装置を起
動しようとしたマイクロ命令のマシンサイクルタイムを
現在実行中の主記憶装置動作が終了するまで延長するこ
とによシ、主記憶装置の競合をさけることができる。
本発明によれば、マイクロ命令が主記憶装置へのデータ
書込みを起動し、主記憶装置がその書込みを終了しなく
ても、起動したマイクロ命令以後のマイクロ命令は主記
憶装置を起動しようとしない限シその処理を続行できる
。
書込みを起動し、主記憶装置がその書込みを終了しなく
ても、起動したマイクロ命令以後のマイクロ命令は主記
憶装置を起動しようとしない限シその処理を続行できる
。
また、起動した書込みが終了しないうちにマイクロ命令
が新たに主記憶装置を起動しようとしても、起動しよう
とするマイクロ命令自体のマシンサイクルタイムが延長
され、現在実行中の悼込みが終了するまで待ち状態とな
り主記憶アクセスが競合することはない。
が新たに主記憶装置を起動しようとしても、起動しよう
とするマイクロ命令自体のマシンサイクルタイムが延長
され、現在実行中の悼込みが終了するまで待ち状態とな
り主記憶アクセスが競合することはない。
第１図は従来のマイクロ命令実行制御回路例、第２図は
従来例のタイミングチャート、第３図は本発明の実施例
、第４図は実施例のタイミングチャートを示す。 １５・・・フリップフロップ、１６・・・フリツプフロ
ツγ４ 区
従来例のタイミングチャート、第３図は本発明の実施例
、第４図は実施例のタイミングチャートを示す。 １５・・・フリップフロップ、１６・・・フリツプフロ
ツγ４ 区
Claims (1)
- マイクロプログラム制御方式のマイクロ命令実行回路を
構成するマイクロ命令記憶と、該マイクロ命令記憶内の
所定のマイクロ命令の番地を指示するマイクロアドレス
レジスタと、該マイクロアドレスレジスタで指示された
マイクロ命令を保持するマイクロ命令レジスタと、制御
入力によシ同期クロック発生を抑止できる同期クロック
発生回路と、マイクロ命令内の主記憶装置起動要求フィ
ールドをデコードし主記憶装置に対して起動要求を出力
する回路と、該起動要求によシ起動され所定のアクセス
が終了すると終了信号を出力する主記憶装置とからなる
情報処理装置において、主記憶装置の続出起動要求と書
込起動要求とを別々に記憶するフリップフロップと、読
出しが起動されたならば前記同期クロック発生回路の制
−入力によシ同期クロック発生を抑止し、書込みが起動
されたならばその書込みを要求したマイクロ命令以後の
マイクロ命令が主記憶起動要求を出さない限シ前記同期
クロック発生回路の側斜入力にクロック抑止要求を入力
しない組合せ回路を設けたことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217583A JPS59168547A (ja) | 1983-03-16 | 1983-03-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217583A JPS59168547A (ja) | 1983-03-16 | 1983-03-16 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168547A true JPS59168547A (ja) | 1984-09-22 |
| JPH0445862B2 JPH0445862B2 (ja) | 1992-07-28 |
Family
ID=12628639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217583A Granted JPS59168547A (ja) | 1983-03-16 | 1983-03-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168547A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992960A (ja) * | 1973-01-10 | 1974-09-04 | ||
| JPS49113542A (ja) * | 1973-02-26 | 1974-10-30 |
-
1983
- 1983-03-16 JP JP4217583A patent/JPS59168547A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992960A (ja) * | 1973-01-10 | 1974-09-04 | ||
| JPS49113542A (ja) * | 1973-02-26 | 1974-10-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445862B2 (ja) | 1992-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1222324A (en) | Method and apparatus for a compare and swap instruction | |
| JP3088180B2 (ja) | シリアル入力インタフェース回路 | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| JPS6134182B2 (ja) | ||
| JP2548428B2 (ja) | タイミング発生装置 | |
| JPS59168547A (ja) | 情報処理装置 | |
| JPH0259552B2 (ja) | ||
| JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
| JPS62130427A (ja) | メモリリ−ド／ライト方式 | |
| JPS6242301B2 (ja) | ||
| JP2883335B2 (ja) | 情報処理装置 | |
| JP2544015B2 (ja) | マイクロプログラム処理装置 | |
| JP2719227B2 (ja) | 処理装置 | |
| CN120671611A (zh) | 一种数据处理方法及系统 | |
| JPS6336543B2 (ja) | ||
| JP2847863B2 (ja) | マイクロプロセッサ割込み制御方式 | |
| JPH0258152A (ja) | マイクロプロセッサ | |
| JPH0561660B2 (ja) | ||
| JPH0317135B2 (ja) | ||
| JPS6252332B2 (ja) | ||
| JPS5825299B2 (ja) | メモリ制御方式 | |
| JPS5938828A (ja) | デ−タ処理システム | |
| JPS6218937B2 (ja) | ||
| JPH0218746B2 (ja) | ||
| JPS61170831A (ja) | 中央処理装置の命令実行制御装置 |