JPS59168996A - コンピユ−タにおける制御記憶の書込み方法 - Google Patents
コンピユ−タにおける制御記憶の書込み方法Info
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- JPS59168996A JPS59168996A JP58044785A JP4478583A JPS59168996A JP S59168996 A JPS59168996 A JP S59168996A JP 58044785 A JP58044785 A JP 58044785A JP 4478583 A JP4478583 A JP 4478583A JP S59168996 A JPS59168996 A JP S59168996A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、コンピュータにおける制御記憶へのデータ書
込み方法に関するものである。
込み方法に関するものである。
（２）技術の背景
コンピュータの制御記憶は、通常データ部とチェックビ
ット部とから構成され、データ部には演算に必要なデー
タが書込まれる一方、チェックビット部にはデータ部へ
の書込み情報が正しいか否かを検知するためのデータを
書込む様にしたＦＣＣ（エラー検出、訂正機能）付きの
ものがある。さらに、このような制御記憶の中には、当
該制御記憶へのデータの書込みを分割して行うものがあ
る。これは、一つのアドレス（データ部が例えば４バイ
ト、３２ビツトから成っているものとする）のデータ部
を幾つかの区画（例えば４区画）に分け、データの書込
みを上記区画毎に行うものである。そして、データ部へ
書込みをした後ＥＣＣにチェック情報が書込まれる。こ
のような、分割書込み方式を採る制御記憶にあっては、
上記データの書込みに際して、一部の区画にはデータの
沓込みが行われたのに他の区画にはデータが書込まれな
かったという、いわゆる簀込みの中断が発生するという
ことがあり得る。このような中断が起った場合、中央処
理装置即ちＣＰＵによる演算処理を正しく行うために、
当該ＣＰＵによって上記書込みが中断したデータ（或は
ワード）を読出す際には中断が生じている事実を検出す
る必要がある。
ット部とから構成され、データ部には演算に必要なデー
タが書込まれる一方、チェックビット部にはデータ部へ
の書込み情報が正しいか否かを検知するためのデータを
書込む様にしたＦＣＣ（エラー検出、訂正機能）付きの
ものがある。さらに、このような制御記憶の中には、当
該制御記憶へのデータの書込みを分割して行うものがあ
る。これは、一つのアドレス（データ部が例えば４バイ
ト、３２ビツトから成っているものとする）のデータ部
を幾つかの区画（例えば４区画）に分け、データの書込
みを上記区画毎に行うものである。そして、データ部へ
書込みをした後ＥＣＣにチェック情報が書込まれる。こ
のような、分割書込み方式を採る制御記憶にあっては、
上記データの書込みに際して、一部の区画にはデータの
沓込みが行われたのに他の区画にはデータが書込まれな
かったという、いわゆる簀込みの中断が発生するという
ことがあり得る。このような中断が起った場合、中央処
理装置即ちＣＰＵによる演算処理を正しく行うために、
当該ＣＰＵによって上記書込みが中断したデータ（或は
ワード）を読出す際には中断が生じている事実を検出す
る必要がある。
（３） 従来技術と問題点
従来においては、上に例示した制御記憶（各アドレスに
ついてデータ部が４バイトから成る）にデータを書込む
には、各アドレスのデータ部に必要なデータを曹込むと
共に、チェックビット部には、そのアドレスに書込んだ
データに対するエラー検出用の情報を書込み、読出し時
にエラー検出を行う。上記の様に４バイトのデータ部に
対しては通常７〜８ビツトのチェックビット部が追加さ
れておシ、チェックビット部の成るビットは、データ部
における各バイトのパリティとなシ、他のビットは複数
バイトに対するパリティとなるように決められている。
ついてデータ部が４バイトから成る）にデータを書込む
には、各アドレスのデータ部に必要なデータを曹込むと
共に、チェックビット部には、そのアドレスに書込んだ
データに対するエラー検出用の情報を書込み、読出し時
にエラー検出を行う。上記の様に４バイトのデータ部に
対しては通常７〜８ビツトのチェックビット部が追加さ
れておシ、チェックビット部の成るビットは、データ部
における各バイトのパリティとなシ、他のビットは複数
バイトに対するパリティとなるように決められている。
しかし、このような従来のデータ書込方法にあっては、
制御記憶へのデータの書込みに中断があったような場合
、ＣＰＵによって尚該書込みが中断したデータを読出す
際に、当該データが誤りであるにも係らずエラー検出を
せずそのまま読出し及び演算を行ってしまうという不具
合がある。
制御記憶へのデータの書込みに中断があったような場合
、ＣＰＵによって尚該書込みが中断したデータを読出す
際に、当該データが誤りであるにも係らずエラー検出を
せずそのまま読出し及び演算を行ってしまうという不具
合がある。
（４）発明の目的
本発明は、このような問題点に着目してなされたもので
、その目的は、チェックビットへの書込みを重複して行
うことにより、データ部への書込みに際して中断があっ
たような場合でも、この書込むべき語を読出した時はエ
ラー検出をすることが出来るようにした制御記憶へのデ
ータ書込み方法を提供し、上記従来の問題点を解決する
ことである。
、その目的は、チェックビットへの書込みを重複して行
うことにより、データ部への書込みに際して中断があっ
たような場合でも、この書込むべき語を読出した時はエ
ラー検出をすることが出来るようにした制御記憶へのデ
ータ書込み方法を提供し、上記従来の問題点を解決する
ことである。
（５）発明の構成
そして、この目的を達成するために、本発明は、データ
部とチェックビット部とを有する制御記憶のデータ部に
データの書込みを分割して行う書込み制御回路において
、データ部の全ての領域に書込みが行われるまでの段階
では、チェックビット部の所定の複数ビットには書込む
べきデータとは異なったデータを書込み、上記データ部
への書込みに中断が生じている場合、当該データ部に書
込むべき語を読出しだ時２ビツトエラーが検出されるよ
うにしたことを要旨とするものである。
部とチェックビット部とを有する制御記憶のデータ部に
データの書込みを分割して行う書込み制御回路において
、データ部の全ての領域に書込みが行われるまでの段階
では、チェックビット部の所定の複数ビットには書込む
べきデータとは異なったデータを書込み、上記データ部
への書込みに中断が生じている場合、当該データ部に書
込むべき語を読出しだ時２ビツトエラーが検出されるよ
うにしたことを要旨とするものである。
（６）発明の実施例
以下本発明の実施例を図面を参照して詳細に説明する。
第１図は、本発明が適用される制御記憶へのデータ書込
み制御回路を示す図である。この図中、Ｃ８は制御記憶
を示し、Ｒｅは制御記憶に書込まれた情報を読出すだめ
の読出しレジスタを示す。制御記憶ＣＳは、例えば１−
０ 、１−１ 。
み制御回路を示す図である。この図中、Ｃ８は制御記憶
を示し、Ｒｅは制御記憶に書込まれた情報を読出すだめ
の読出しレジスタを示す。制御記憶ＣＳは、例えば１−
０ 、１−１ 。
１−２．１−３と、４バイトの書込区画を有するデータ
部１と、制御記憶Ｃ８Ｋ書込まれたデータをパリティ魯
チェックするチェックビット部２とから構成されている
。チェックビット部２は２−０．２−１．２−２．２−
３の各ブロックから構成され（以下、これらをチェック
ビットという）、それぞれのチェックビットには例えば
２ビツトづつのコアが組込まれて成る。
部１と、制御記憶Ｃ８Ｋ書込まれたデータをパリティ魯
チェックするチェックビット部２とから構成されている
。チェックビット部２は２−０．２−１．２−２．２−
３の各ブロックから構成され（以下、これらをチェック
ビットという）、それぞれのチェックビットには例えば
２ビツトづつのコアが組込まれて成る。
読出しレジスタＲｅは、制御記憶Ｃ８のデータ部１に書
込まれたデータを読出すデータ部読出しレジスタ３と、
チェックビット部２に書込まれたデータを読出すチェッ
クビット部読出しレジスタ４とから成っている。制御記
憶Ｃ８のデータ部１には、ＣＰＵ７からの指令に基づい
て各種演算用のデータが書込まれる一方、チェックビッ
ト部２にはパリティ・チェック用のデータが書込まれる
ようになっているが、本発明においては、チェックピッ
ト部部２にデータを書込むに際して、いずれのチェック
ピットに書込むべきかを判別するチェックビット書込選
択部５が付設され、更に、このチェックビット書込選択
部５はＣＰＵ７に接続されると共にチェックビット部読
出しレジスタ４の出力側にも接続され、制御記憶ｃｓの
チェックビット部２に既に書込まれたデータを必要に応
じて入力出来る様になっている。更にまた、制御記憶Ｃ
８のデータ部１とチェックビット部２とはタイミング制
御部６に接続され、このタイミング制御部６からの指令
によって制御記憶Ｃ８への書込タイミングが制御される
。
込まれたデータを読出すデータ部読出しレジスタ３と、
チェックビット部２に書込まれたデータを読出すチェッ
クビット部読出しレジスタ４とから成っている。制御記
憶Ｃ８のデータ部１には、ＣＰＵ７からの指令に基づい
て各種演算用のデータが書込まれる一方、チェックビッ
ト部２にはパリティ・チェック用のデータが書込まれる
ようになっているが、本発明においては、チェックピッ
ト部部２にデータを書込むに際して、いずれのチェック
ピットに書込むべきかを判別するチェックビット書込選
択部５が付設され、更に、このチェックビット書込選択
部５はＣＰＵ７に接続されると共にチェックビット部読
出しレジスタ４の出力側にも接続され、制御記憶ｃｓの
チェックビット部２に既に書込まれたデータを必要に応
じて入力出来る様になっている。更にまた、制御記憶Ｃ
８のデータ部１とチェックビット部２とはタイミング制
御部６に接続され、このタイミング制御部６からの指令
によって制御記憶Ｃ８への書込タイミングが制御される
。
このようなデータ書込み制御回路によって制御記憶Ｃ８
への書込みか行われる。このデータ書込みにおいて、Ｉ
Ｉ白目の書込みでは制御記憶Ｃ８中、１−０に演算用デ
ータ、２−０．２−１にパリティ・チェック用データが
書込まれる。
への書込みか行われる。このデータ書込みにおいて、Ｉ
Ｉ白目の書込みでは制御記憶Ｃ８中、１−０に演算用デ
ータ、２−０．２−１にパリティ・チェック用データが
書込まれる。
２回目乃至４回目の書込みでは、
２回目 １−１及び２−０．２−１に対して書込み
３回目 １−２及び２−０．２−２に対して書込み
４回目 １−３及び２−１．２−２．２−３に対して簀
込み を行う。
込み を行う。
これら、各回における書込みは、上記タイミング制御部
６によって制御さ扛るが、このタイミング制御部６の回
路を第２図に示す。かかるタイミング制御回路によって
、データ部１のバイト１−０、に対するタイミング信号
ＴＯ１１−１に対するタイミング信号ＴＩ、１−２に対
するタイミング信号Ｔ２．１−３に対するタイミング信
号Ｔ３を発信し、この発信信号の組合わせによって当該
信号を発信した時点が何回目の書込みであるかを示す。
６によって制御さ扛るが、このタイミング制御部６の回
路を第２図に示す。かかるタイミング制御回路によって
、データ部１のバイト１−０、に対するタイミング信号
ＴＯ１１−１に対するタイミング信号ＴＩ、１−２に対
するタイミング信号Ｔ２．１−３に対するタイミング信
号Ｔ３を発信し、この発信信号の組合わせによって当該
信号を発信した時点が何回目の書込みであるかを示す。
そして、各書込段階におけるデータ部への各タイミング
信号は、１回目の書込み、ＴＯ＝１ 、Ｔ１＝０ 、
Ｔ２＝０． Ｔ３＝０２回目の書込み、ＴＯ＝Ｏ，Ｔ１
＝１． Ｔ２＝Ｏ，Ｔ３＝０３回目の書込み、’Ｉ’Ｏ
＝０．Ｔ１＝Ｏ，Ｔ２＝１． Ｔ３＝０４回目の書込み
、ＴＯ＝０．Ｔ１＝Ｏ，Ｔ２＝０． Ｔ３＝１となる。
信号は、１回目の書込み、ＴＯ＝１ 、Ｔ１＝０ 、
Ｔ２＝０． Ｔ３＝０２回目の書込み、ＴＯ＝Ｏ，Ｔ１
＝１． Ｔ２＝Ｏ，Ｔ３＝０３回目の書込み、’Ｉ’Ｏ
＝０．Ｔ１＝Ｏ，Ｔ２＝１． Ｔ３＝０４回目の書込み
、ＴＯ＝０．Ｔ１＝Ｏ，Ｔ２＝０． Ｔ３＝１となる。
一方、タイミング制御部６はチェックビット部２への書
込みタイミング信号をも発信するが、このチェックビッ
ト用の書込みタイミング信号は、第３図に示すようなＯ
Ｒ（オア）ゲート１１゜１２．１３．１４ を用いて
決定される。ＯＲゲート１１には上記タイミング信号Ｔ
Ｏ，Ｔｌ、Ｔ２が入力されてチェックビット２−０への
書込みタイミング信号ＷＥＣＢＯを出力する。ＯＲゲー
ト１２には上記タイミング信号Ｔｏ、ＴＩ、Ｔ３が入力
されチェックビット２−１への書込みタイミング信号Ｗ
ＥＣＢＩを出力する。また、ＯＲゲート１３には上記タ
イミング信号Ｔ２．Ｔ３が入力されてチェックビット２
−２への書込タイミング信号ＷＥＣＢ２ｔ−出力する。
込みタイミング信号をも発信するが、このチェックビッ
ト用の書込みタイミング信号は、第３図に示すようなＯ
Ｒ（オア）ゲート１１゜１２．１３．１４ を用いて
決定される。ＯＲゲート１１には上記タイミング信号Ｔ
Ｏ，Ｔｌ、Ｔ２が入力されてチェックビット２−０への
書込みタイミング信号ＷＥＣＢＯを出力する。ＯＲゲー
ト１２には上記タイミング信号Ｔｏ、ＴＩ、Ｔ３が入力
されチェックビット２−１への書込みタイミング信号Ｗ
ＥＣＢＩを出力する。また、ＯＲゲート１３には上記タ
イミング信号Ｔ２．Ｔ３が入力されてチェックビット２
−２への書込タイミング信号ＷＥＣＢ２ｔ−出力する。
さらに、ＯＲゲート１４には上記タイミング信号Ｔ３が
入力されてチェックビット２−３への書込みタイミング
信号ＷＥＣＢ３を出力する。
入力されてチェックビット２−３への書込みタイミング
信号ＷＥＣＢ３を出力する。
第４図はチェックピッ）！込み選択部５０回路を示す。
この回路は、それぞれチェックピッ）２−０ 、２−１
、２−２ 、２−３ 、へのデータを出力するブロッ
ク１５，１６，１７．１８から構成されている。ブロッ
ク１５は、ＡＮＤ（アンド）ゲ−） １９．２０と、Ｏ
Ｒゲート２１と′、ＦＯＲ（イクスクルシプ・オア）ゲ
ート２２とを有する。ＡＮＤゲート１９にはチェックビ
ット２−０へ書込まるべきデータＷＣ，，ＢＯとＴＯと
が入力し、ＡＮＤゲート２０にはチェックビット部読出
しレジスタ４からの読出しデータＲＣＫＢＯとタイミン
グ信号ＴＯを反転させた信号＊ＴＯが入力する。ま７
たＯＲゲート２１には各ＡＮＤゲート１９．２０からの
信号が入力し、ＥＯＲゲート２２にはＯＲゲート２１か
らの信号とタイミング信号Ｔ１を反転させた信号中Ｔ１
が入力し、チェックビット２−〇への書込データＷＣＫ
ＢＯが出力される。ＲＣＫＢＯは、チェックビット２−
０において、ＷＣＫＢＯに対する旧データである。ブロ
ック１６は、ＡＮＤゲート２３ 、２４と、ＯＲゲート
２５と、ＥＯＲゲート２６とを有する。ＡＮＤゲート２
３にはチェックビット２−１へ油たに書込まれるべきデ
ータＷＣＢＩとタイミング信号Ｔ１とが入力し、ＡＮＤ
ゲート２４にはチェックピット部読出しレジスタ４から
の読出しデータＲＣＫＢＩとタイミング信号１′１を反
転させた信号ＩＴＩが入力する。
、２−２ 、２−３ 、へのデータを出力するブロッ
ク１５，１６，１７．１８から構成されている。ブロッ
ク１５は、ＡＮＤ（アンド）ゲ−） １９．２０と、Ｏ
Ｒゲート２１と′、ＦＯＲ（イクスクルシプ・オア）ゲ
ート２２とを有する。ＡＮＤゲート１９にはチェックビ
ット２−０へ書込まるべきデータＷＣ，，ＢＯとＴＯと
が入力し、ＡＮＤゲート２０にはチェックビット部読出
しレジスタ４からの読出しデータＲＣＫＢＯとタイミン
グ信号ＴＯを反転させた信号＊ＴＯが入力する。ま７
たＯＲゲート２１には各ＡＮＤゲート１９．２０からの
信号が入力し、ＥＯＲゲート２２にはＯＲゲート２１か
らの信号とタイミング信号Ｔ１を反転させた信号中Ｔ１
が入力し、チェックビット２−〇への書込データＷＣＫ
ＢＯが出力される。ＲＣＫＢＯは、チェックビット２−
０において、ＷＣＫＢＯに対する旧データである。ブロ
ック１６は、ＡＮＤゲート２３ 、２４と、ＯＲゲート
２５と、ＥＯＲゲート２６とを有する。ＡＮＤゲート２
３にはチェックビット２−１へ油たに書込まれるべきデ
ータＷＣＢＩとタイミング信号Ｔ１とが入力し、ＡＮＤ
ゲート２４にはチェックピット部読出しレジスタ４から
の読出しデータＲＣＫＢＩとタイミング信号１′１を反
転させた信号ＩＴＩが入力する。
ＯＲゲート２５には各ＡＮＤゲー） ２３．２４からの
信号が入力し、ＥＯＲゲート２６にはＯＲゲート２５か
らの信号とタイミング信号Ｔ２ｔｌ−反転させた信号＊
Ｔ２が入力し、チェックビット２−１への書込データＷ
ＣＫＢＩが出力される。ＲＣＫＢｌは、チェックビット
２−１において、ＷＣＫＢＩに対する旧データである。
信号が入力し、ＥＯＲゲート２６にはＯＲゲート２５か
らの信号とタイミング信号Ｔ２ｔｌ−反転させた信号＊
Ｔ２が入力し、チェックビット２−１への書込データＷ
ＣＫＢＩが出力される。ＲＣＫＢｌは、チェックビット
２−１において、ＷＣＫＢＩに対する旧データである。
ブロック１Ｔは、ＡＮＤゲート２７ 、２８と、ＯＲゲ
ート２９と、ＥＯＲゲート３０と、ＯＲゲート３１とを
有する。ＡＮＤゲ−）２７には、チェックビット２−２
へ新たに書込まれるべきデータＷＣＢ２とタイミング信
号Ｔ２とが入力し、ＡＮＤゲート２８にはチェックビッ
ト部読出しレジスタ４からの読出しデータＲＣＫＢ２と
タイミング信号Ｔ２ｔ−反転させた信号＊Ｔ２が入力す
る。ＯＲゲート２９には各ＡＮＤゲー） ２７．２８か
らの信号が入力する一方、ＥＯＲゲート３０にはＯＲゲ
ート２９からの信号とＯＲゲート３１からの信号が入力
し、チェックビット２−２への書込データＷＣＫＢ２が
出力される。
ート２９と、ＥＯＲゲート３０と、ＯＲゲート３１とを
有する。ＡＮＤゲ−）２７には、チェックビット２−２
へ新たに書込まれるべきデータＷＣＢ２とタイミング信
号Ｔ２とが入力し、ＡＮＤゲート２８にはチェックビッ
ト部読出しレジスタ４からの読出しデータＲＣＫＢ２と
タイミング信号Ｔ２ｔ−反転させた信号＊Ｔ２が入力す
る。ＯＲゲート２９には各ＡＮＤゲー） ２７．２８か
らの信号が入力する一方、ＥＯＲゲート３０にはＯＲゲ
ート２９からの信号とＯＲゲート３１からの信号が入力
し、チェックビット２−２への書込データＷＣＫＢ２が
出力される。
ここでＯＲゲート３１には、タイミング信号Ｔ２を反転
させた信号＊Ｔ２と、タイミング信号Ｔ３を反転させた
信号率Ｔ３とが入力されて、所定の選択信号が出力され
る。ＲＣＫＢ２は、チェックビット２−２において、Ｗ
ＣＫＢ２に対する旧データである。ブロック１８は、Ａ
ＮＤゲート３２゜３３と、ＯＲゲート３４とを有する。
させた信号＊Ｔ２と、タイミング信号Ｔ３を反転させた
信号率Ｔ３とが入力されて、所定の選択信号が出力され
る。ＲＣＫＢ２は、チェックビット２−２において、Ｗ
ＣＫＢ２に対する旧データである。ブロック１８は、Ａ
ＮＤゲート３２゜３３と、ＯＲゲート３４とを有する。
ＡＮＤゲート３２にはチェックビット２−３へ新たに書
込まれるべきデータＷＣＢ３とタイミング信号Ｔ３とが
入力し、ＡＮＤゲート３３にはチェックビット部読出し
レジスタ４からの読出しデータＲＣＫＢ３とタイミング
信号Ｔ３を反転させた信号率Ｔ３が入力する。ＯＲゲー
ト３４には各ＡＮＤゲート３２．３３からの信号が入力
し、チェックビット２−３への書込データＷＣＫＢ３が
出力される。ＲＣＫＢ３は、チェックビット２−３にお
いてＷＣＫＢ３に対する旧データである。
込まれるべきデータＷＣＢ３とタイミング信号Ｔ３とが
入力し、ＡＮＤゲート３３にはチェックビット部読出し
レジスタ４からの読出しデータＲＣＫＢ３とタイミング
信号Ｔ３を反転させた信号率Ｔ３が入力する。ＯＲゲー
ト３４には各ＡＮＤゲート３２．３３からの信号が入力
し、チェックビット２−３への書込データＷＣＫＢ３が
出力される。ＲＣＫＢ３は、チェックビット２−３にお
いてＷＣＫＢ３に対する旧データである。
次に、このような書込み制御回路を使って行う書込み動
作を説明する。先ず制御記憶Ｃ８へ書込む前に必ず読出
しレジスタＲｅへ読出しを行う。そして、タイミング制
御部６の作動によシＴＯ，ＴＩ、Ｔ２．Ｔ３ とシーケ
ンスが進むにつれて制御記憶への誓込みを行う。この書
込みにおいて、各チェックビットへの書込タイミング信
号ＷＥＣＢｉ（ｉ＝０．１，２．３）が“０゛のときけ
そのチェックビットへの書込みは行わず、１１′″のと
きは書込みを行う。各段階でのチェックビット部２への
書込みは次の様に行われる。
作を説明する。先ず制御記憶Ｃ８へ書込む前に必ず読出
しレジスタＲｅへ読出しを行う。そして、タイミング制
御部６の作動によシＴＯ，ＴＩ、Ｔ２．Ｔ３ とシーケ
ンスが進むにつれて制御記憶への誓込みを行う。この書
込みにおいて、各チェックビットへの書込タイミング信
号ＷＥＣＢｉ（ｉ＝０．１，２．３）が“０゛のときけ
そのチェックビットへの書込みは行わず、１１′″のと
きは書込みを行う。各段階でのチェックビット部２への
書込みは次の様に行われる。
１回目の書込み（ＴＯ・・・１）
第３図から、ＷＥＣＢＯとＷＥＣＢＩとが′１″であり
、ＷＥＣＢ２とＷＥＣＢ３とは“０′″であるからチェ
ックビット２−０．２−１は簀込み、２−２．２−３は
書込みなしである。第４図から、ＷＣＫＢＯはＷＣＢＯ
（バーは反対極性を示す）となり、ＷＣＫＢＩはＲＣＫ
Ｂｌとなる。したがってチェックビット２−０には書込
むべきデータが誤って書込まれ、２−１にはそのビット
の旧値が反転されることによシ誤って書込まれる。他方
チェックビット２−２．２−３に関してはＷとなって旧
位反転書込みとなるべきであるが、との書込段階では上
記の如く書込みはされないから正しいデータが入ったま
まとなっている。
、ＷＥＣＢ２とＷＥＣＢ３とは“０′″であるからチェ
ックビット２−０．２−１は簀込み、２−２．２−３は
書込みなしである。第４図から、ＷＣＫＢＯはＷＣＢＯ
（バーは反対極性を示す）となり、ＷＣＫＢＩはＲＣＫ
Ｂｌとなる。したがってチェックビット２−０には書込
むべきデータが誤って書込まれ、２−１にはそのビット
の旧値が反転されることによシ誤って書込まれる。他方
チェックビット２−２．２−３に関してはＷとなって旧
位反転書込みとなるべきであるが、との書込段階では上
記の如く書込みはされないから正しいデータが入ったま
まとなっている。
２回目の書込み（ＴＩ・・・１）
第３図から、ＷＥＣＢＯとＷＥＣＢＩとが“１′″であ
シ、ＷＥＣＢ２とＷＥＣＢ３とは“０′であるからチェ
ックビット２−０．２−１は書込み、２−２゜２−３は
書込みなしである。第４図から、ＷＣＫＢＯはＲＣＫＢ
Ｏとなシ、ＷＣＫＢｌはＷＣＢＩとなる。したがって
チェックビット２−０には旧値（前段階にて誤ったデー
タである）が再書込みされ、２−１には書込むべきデー
タが誤って書込まれる。他方チェックビット２−２．２
−３に関しては、ＷＣＫＢ２．ＷＣＫＢ３がそれぞれＲ
ＣＫＢ２．ＲＣＫＢ３となって旧位反転書込みとなるべ
きであるが、この書込み段階では上記の如く書込みはさ
れない。
シ、ＷＥＣＢ２とＷＥＣＢ３とは“０′であるからチェ
ックビット２−０．２−１は書込み、２−２゜２−３は
書込みなしである。第４図から、ＷＣＫＢＯはＲＣＫＢ
Ｏとなシ、ＷＣＫＢｌはＷＣＢＩとなる。したがって
チェックビット２−０には旧値（前段階にて誤ったデー
タである）が再書込みされ、２−１には書込むべきデー
タが誤って書込まれる。他方チェックビット２−２．２
−３に関しては、ＷＣＫＢ２．ＷＣＫＢ３がそれぞれＲ
ＣＫＢ２．ＲＣＫＢ３となって旧位反転書込みとなるべ
きであるが、この書込み段階では上記の如く書込みはさ
れない。
３回目の書込み（Ｔ２・・・１）
第３図から、ＷＥＣＢＯとＷＥＣＢ２とが“１′″であ
シ、ＷＥＣＢＩとＷＥＣＢ３とは“０′″であるからチ
ェックピッ）２−０．２−２は書込み、２−１．２−３
は曹込みなしである。第４図から、ＷＣＫＢＯはＲＣＫ
ＢＯとなり、ＷＣＫＢ２はＷＣＢ ２となる。したがっ
てチェックビット２−０では旧値が反転書込みされて正
しいデータとなシ、２−２には書込むべきデータが誤っ
て書込まれる。他方チェックビット２−１．２−３に関
しては、ＷＣＫＢＩ、ＷＣＫＢ３がそれぞれＲＣＫＢＩ
。
シ、ＷＥＣＢＩとＷＥＣＢ３とは“０′″であるからチ
ェックピッ）２−０．２−２は書込み、２−１．２−３
は曹込みなしである。第４図から、ＷＣＫＢＯはＲＣＫ
ＢＯとなり、ＷＣＫＢ２はＷＣＢ ２となる。したがっ
てチェックビット２−０では旧値が反転書込みされて正
しいデータとなシ、２−２には書込むべきデータが誤っ
て書込まれる。他方チェックビット２−１．２−３に関
しては、ＷＣＫＢＩ、ＷＣＫＢ３がそれぞれＲＣＫＢＩ
。
ＲＣＫＢ３となるが、この段階では書込みはされない。
４回目の曹込み（Ｔ３・・・１）
第３図から、ＷＥＣＢ １ 、ＷＥＣＢ ２ 、ＷＥＣ
Ｂ ３ が１″であ、ｊＤ、ＷＥＣＢＯが“０″である
からチェックビット２−１．２−２．２−３は書込み、
２−〇は書込みなしである。第４図から、ＷＣＫＢｌは
ＲＣＫＢ １ 、ＷＣＫＢ ２はＲＣＫＢ ２ 、ＷＣ
ＫＢ ３はＷＣＢ３となる。したがってチェックビット
２−１及び２−２では旧位が反転書込みされて正しいデ
ータと、ｌ）、２−３では書込むべきデータが正しく書
込まれる。
Ｂ ３ が１″であ、ｊＤ、ＷＥＣＢＯが“０″である
からチェックビット２−１．２−２．２−３は書込み、
２−〇は書込みなしである。第４図から、ＷＣＫＢｌは
ＲＣＫＢ １ 、ＷＣＫＢ ２はＲＣＫＢ ２ 、ＷＣ
ＫＢ ３はＷＣＢ３となる。したがってチェックビット
２−１及び２−２では旧位が反転書込みされて正しいデ
ータと、ｌ）、２−３では書込むべきデータが正しく書
込まれる。
以上の書込み動作を衣に示すと下の通シとな即ち、この
書込動作を要約すると、ＴＯ＝１及びＴ１＝１ではチェ
ックビット２−０．２−１に誤ったデータを畳込み、Ｔ
２＝１では２−０に正しいデータを書込む一方２−２に
誤ったデータを薔込む。Ｔ３＝１では２−１．２−２．
２−３に正しいデータを誓くということになる。なお、
制御記憶Ｃ８への書込み前に当該制御記憶におけるデー
タの読出しを行うべきことを上で述べたが、この読出し
時にエラーが発生した場合は固定パターンを書込み、デ
ータ部１及びチェックビット部２をイニシャライズ（指
標化）する。その後再び読出しを行い、この読出し時に
エラーとなれば簀込みシーケンスを中止すればよい。
書込動作を要約すると、ＴＯ＝１及びＴ１＝１ではチェ
ックビット２−０．２−１に誤ったデータを畳込み、Ｔ
２＝１では２−０に正しいデータを書込む一方２−２に
誤ったデータを薔込む。Ｔ３＝１では２−１．２−２．
２−３に正しいデータを誓くということになる。なお、
制御記憶Ｃ８への書込み前に当該制御記憶におけるデー
タの読出しを行うべきことを上で述べたが、この読出し
時にエラーが発生した場合は固定パターンを書込み、デ
ータ部１及びチェックビット部２をイニシャライズ（指
標化）する。その後再び読出しを行い、この読出し時に
エラーとなれば簀込みシーケンスを中止すればよい。
以上の様な方法でチェックビット部２への誉込みを行い
ながら制御記憶Ｃ８への書込みが行われている間に、肖
該書込みが中断した場合について検討する。
ながら制御記憶Ｃ８への書込みが行われている間に、肖
該書込みが中断した場合について検討する。
１回目の誉込みで中断した場合、
この場合は、データ部１０バイト１−０にデータが書込
まれただけで中断が起っている。チェックビット部２で
は、表から、チェックピッ）２−０．２−１に誤υのデ
ータが曹込ｌれているから、制御記憶Ｃ８を読出したと
きこの２ビツトの誤りが検出されＣＰＵによる演算操作
は停止する。
まれただけで中断が起っている。チェックビット部２で
は、表から、チェックピッ）２−０．２−１に誤υのデ
ータが曹込ｌれているから、制御記憶Ｃ８を読出したと
きこの２ビツトの誤りが検出されＣＰＵによる演算操作
は停止する。
２回目の曹込みで中断した場合、
この場合は、データ部１０バイト１−０．１−１にデー
タが書込まれた状態で中断が起っている。チェックビッ
ト部２では、表から、チェックビット２−０．２−１に
誤りのデータが書込まれているから、制御記憶Ｃ８を読
出したときこの２ビツトの誤りが検出されＣＰＵによる
演算操作は停止する。
タが書込まれた状態で中断が起っている。チェックビッ
ト部２では、表から、チェックビット２−０．２−１に
誤りのデータが書込まれているから、制御記憶Ｃ８を読
出したときこの２ビツトの誤りが検出されＣＰＵによる
演算操作は停止する。
３回目の書込みで中断した場合、
この場合は、データ部１のパイ）１−０ 、１−１．１
−２にデータが書込まれた状態で中断が起っている。チ
ェックビット部２では、表かう、チェックピッ）２−０
には旧位反転書込みによって正しいデータが入っている
が、チェックビット２−１には２回目の書込みによる誤
りデータがそのま１残っており、チェックビット２−２
にも誤りのデータが書込まれているから、制御記憶Ｃ８
を読出したときこの２ビツトの誤りが検出されＣＰＵに
よる演算操作は停止する。
−２にデータが書込まれた状態で中断が起っている。チ
ェックビット部２では、表かう、チェックピッ）２−０
には旧位反転書込みによって正しいデータが入っている
が、チェックビット２−１には２回目の書込みによる誤
りデータがそのま１残っており、チェックビット２−２
にも誤りのデータが書込まれているから、制御記憶Ｃ８
を読出したときこの２ビツトの誤りが検出されＣＰＵに
よる演算操作は停止する。
こうして、制御記憶Ｃ８への豊込みに際し、データ部１
への書込みが各パイ） １−０ 、１−１ 。
への書込みが各パイ） １−０ 、１−１ 。
１−２．１−３へ順次書込まれるべきところ、この書込
みが途中で中断しても、その間においてチェックビット
部２に書込まれた誤シデータによってＣＰＵの演算操作
を停止させることが可能となシ、マイクロプログラムが
暴走するのを防止する。
みが途中で中断しても、その間においてチェックビット
部２に書込まれた誤シデータによってＣＰＵの演算操作
を停止させることが可能となシ、マイクロプログラムが
暴走するのを防止する。
ちなみに、書込みの中断は起らず、上記各バイト１−０
．１−１．１−２．１−３の全てにデータが書込まれた
場合についてみる。この場合、チェックビット部２では
、表から、チェックビット２−０．２−１．２−２．２
−３の全てに正しいデータが書込まれている。このため
、制御記憶を読出したとき、他のエラーがない限り誤シ
検出はされずＣＰＵによる演算操作は続行する。
．１−１．１−２．１−３の全てにデータが書込まれた
場合についてみる。この場合、チェックビット部２では
、表から、チェックビット２−０．２−１．２−２．２
−３の全てに正しいデータが書込まれている。このため
、制御記憶を読出したとき、他のエラーがない限り誤シ
検出はされずＣＰＵによる演算操作は続行する。
（７）発明の効果
以上説明したように、本発明によれば、制御記憶のデー
タ部にデータの誓込みを分割して行う際、データ部の全
ての領域に書込みが行われるまでの途中の段階では、所
定の複数のチェックビットには誓込むべきデータとは異
なったデータを書込む書込み方法としたため、上記デー
タ部への書込みに中断が生じている場合には制御記憶を
読出したときエラー検出がなされ、マイクロプログラム
の暴走を防止することが可能となった。
タ部にデータの誓込みを分割して行う際、データ部の全
ての領域に書込みが行われるまでの途中の段階では、所
定の複数のチェックビットには誓込むべきデータとは異
なったデータを書込む書込み方法としたため、上記デー
タ部への書込みに中断が生じている場合には制御記憶を
読出したときエラー検出がなされ、マイクロプログラム
の暴走を防止することが可能となった。
第１図は本発明が適用される制御記憶へのデータ書込制
御回路を示す図、第２図はデータ書込制御回路の作動を
制御するタイミング制御回路図、第３図はチェックビッ
ト用の書込り・ｆミング制御回路図、第４図はチェック
ビット書込み選択回路図である。 １・・・データ部 ２・・・チェックビット部３
・・・データ部読出しレジスタ ４・・・チェックビット部読出しレジスタ５・・・チェ
ックビット書込選択部 ６・・・タイミング制御部 Ｃ８・・・制御記憶 Ｒｅ・・・レジスタ第２図 第３図 第４図
御回路を示す図、第２図はデータ書込制御回路の作動を
制御するタイミング制御回路図、第３図はチェックビッ
ト用の書込り・ｆミング制御回路図、第４図はチェック
ビット書込み選択回路図である。 １・・・データ部 ２・・・チェックビット部３
・・・データ部読出しレジスタ ４・・・チェックビット部読出しレジスタ５・・・チェ
ックビット書込選択部 ６・・・タイミング制御部 Ｃ８・・・制御記憶 Ｒｅ・・・レジスタ第２図 第３図 第４図
Claims (1)
- データ部とチェックピット部とを有する制御記憶のデー
タ部にデータの書込みを分割して行う書込み制御回路に
おいて、データ部の全ての領域に書込みが行われるまで
の途中の段階では、チェックピット部の所定のビットに
は書込むべきデータとは異なったデータを書込み、上記
データ部への書込みに中断が生じた場合、当該データ部
に書込むべき語を読出した時点でエラー検出するように
したことを特徴とするコンピュータにおける制御記憶の
書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044785A JPS59168996A (ja) | 1983-03-17 | 1983-03-17 | コンピユ−タにおける制御記憶の書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044785A JPS59168996A (ja) | 1983-03-17 | 1983-03-17 | コンピユ−タにおける制御記憶の書込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168996A true JPS59168996A (ja) | 1984-09-22 |
Family
ID=12701057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044785A Pending JPS59168996A (ja) | 1983-03-17 | 1983-03-17 | コンピユ−タにおける制御記憶の書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195317A (ja) * | 2000-01-14 | 2001-07-19 | Canon Inc | バックアップ記憶装置、画像形成装置、バックアップ制御方法及び記憶媒体 |
-
1983
- 1983-03-17 JP JP58044785A patent/JPS59168996A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195317A (ja) * | 2000-01-14 | 2001-07-19 | Canon Inc | バックアップ記憶装置、画像形成装置、バックアップ制御方法及び記憶媒体 |
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